axi4-stream-fifo使用

9月前作者：i7977 分类：Toy博客阅读(39) 违法举报

这篇具有很好参考价值的文章主要介绍了axi4-stream-fifo使用。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

一：寄存器描述

axi4-stream fifo,fpga开发

二：写操作流程

1.读TDFV(0xC)寄存器 //查询FIFO可写次数

2.写TDFD(lite接口：0x10，full接口：0x0)寄存器 //写待发数据

3.写TLR (0x14)寄存器 //写包长度 ,单位Byte

存储转发模式：数据写入fifo后，并不会立即传输到stream输出接口，只有当写入包长度后，指定长度的数据在stream接口上进行传输，传输最后一个数据tlast拉高。

直通模式：数据写入fifo后，数据立刻传输到stream接口，但是只有当写入包长度后，最后一个数据才会传输到stream接口，同时tlast拉高。即直通模式，如果不写入包长度，fifo中始终会缓存一个数据。

三：读操作流程

存储转发模式：

1.读RDFO(0x1C)寄存器 //非零值，表示收到了一个完整包

2.读RLR(0x24)寄存器 //读该包的包长度

3.读RDFD(lite接口：0x20，full接口：0x1000)寄存器 //根据包长度，读出对应长度的数据

直通模式：

1.读RLR(0x24)寄存器 //读fifo中有多少数据量，bit31指示是否是一个完整包，1：非完整包 0：完整包）

2.读RDFD(lite接口：0x20，full接口：0x1000)寄存器 //读数据，只要RLR（bit31不考虑）非空，就可以一直读）文章来源地址https://www.toymoban.com/news/detail-661527.html

到了这里，关于axi4-stream-fifo使用的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：

领支付宝红包赞助服务器费用

FPGA AXI4总线信号介绍篇

AXI是一种总线协议，可以挂在多个master和slave：（1）AXI4：主要面向高性能地址映射通信的需求；（突发数据）（地址映射模式）（2）AXI4-Lite：是一个轻量级的，适用于吞吐量较小的地址映射通信总线；（无突发）（地址映射模式）（3）AXI4-

2024年04月11日
浏览(58)
FPGA----UltraScale+系列的PS侧与PL侧通过AXI-HP交互（全网唯一最详）附带AXI4协议校验IP使用方法

1、之前写过一篇关于ZYNQ系列通用的PS侧与PL侧通过AXI-HP通道的文档，下面是链接。 FPGA----ZCU106基于axi-hp通道的pl与ps数据交互（全网唯一最详）_zcu106调试_发光的沙子的博客-CSDN博客大家好，今天给大家带来的内容是，基于AXI4协议的采用AXI-HP通道完成PL侧数据发送至PS侧（PS侧数

2024年02月13日
浏览(48)
FPGA - AXI4_Lite（实现用户端与axi4_lite之间的交互逻辑）

在之前的博客中对AXI4总线进行了介绍（FPGA-AXI4接口协议概述），在这篇博客中，实现用户端与axi4_lite之间的交互逻辑。对AXI4总线简单介绍（具体可见FPGA-AXI4接口协议概述） ①AXI4是ARM公司提出的是一种高性能、高带宽、低延迟的片内总线 ②主要描述了主设备和从设备之间的

2024年04月11日
浏览(39)
【FPGA】 xilinx vivado中AXI4通信协议详解

AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。AXI 4总线和别的总线一样，都用来传输bits信息 (包含了数据或者地址) 。AXI4总线有三种类型，分别是AXI4、AXI4-Lite、AXI4-Stream AXI4：主要面向高性能

2024年04月28日
浏览(42)
【FPGA】AXI4-Lite总线读写BRAM

AXI协议基础知识。这篇博客比较详细地介绍了AXI总线，并且罗列了所有的通道和端口，写代码的时候可以方便地进行查表。 AXI总线，AXI_BRAM读写仿真测试。这篇文章为代码的书写提供大致的思路，比如状态机和时序的控制问题，可以参考。双向握手机制的实质是：数据接

2024年02月15日
浏览(74)
FPGA-基于AXI4接口的DDR3读写顶层模块

AXI4（Advancede Xtensible Interface 4）是一种高性能、高带宽的总线接口协议，用于在系统级芯片设计中连接不同的IP核（Intellectual Property）或模块。它是由ARM公司开发的，被广泛应用于各种SoC（System-on-Chip）设计中。 AXI4接口协议定义了一组规范，用于描述数据传输、地址传输、控

2024年04月15日
浏览(54)
AXI4-写DMA如何使用verilog实现（三）DMA例子

这里给一个小例子：往0地址写入突发长度为256突发，数据位宽为64bit 数据为0~255

2024年02月12日
浏览(43)
ZYNQ使用AXI4-HP接口总线读取DDR中的数据

最近笔者在做项目的时候需要使用zynq中的AXI4-HP总线在PL端读取DDR中的数据这种功能，但是网上很多历程对于这方面只是创建了一个官方提供的IP核用于测试，并且每次写入和读取的长度为4K字节。所以为了满足我自己的项目需求，笔者将官方提供的测试IP核上做修改，主要实现

2023年04月15日
浏览(42)
带你快速入门AXI4总线--AXI4-Full篇（1）----AXI4-Full总线

目录 1、什么是AXI4-Full？ 2、通道（Channel） 2.1、AXI 读取传输事务 2.2、AXI 写入传输事务

2024年02月01日
浏览(48)
【正点原子FPGA连载】第二十章AXI4接口之DDR读写实验摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

1）实验平台：正点原子MPSoC开发板 2）平台购买地址：https://detail.tmall.com/item.htm?id=692450874670 3）全套实验源码+手册+视频下载地址： http://www.openedv.com/thread-340252-1-1.html Xilinx从Spartan-6和Virtex-6系列开始使用AXI协议来连接IP核。在ZYNQ MPSOC器件中，Xilinx在IP核中继续使用AXI协议。本章

2024年02月02日
浏览(50)