axi4-stream-fifo使用

这篇具有很好参考价值的文章主要介绍了axi4-stream-fifo使用。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

一:寄存器描述

axi4-stream fifo,fpga开发

二:写操作流程

1.读TDFV(0xC)寄存器                                                //查询FIFO可写次数

2.写TDFD(lite接口:0x10,full接口:0x0)寄存器       //写待发数据

3.写TLR (0x14)寄存器                                                 //写包长度 ,单位Byte

        存储转发模式:数据写入fifo后,并不会立即传输到stream输出接口,只有当写入包长度后,指定长度的数据在stream接口上进行传输,传输最后一个数据tlast拉高。

        直通模式:数据写入fifo后,数据立刻传输到stream接口,但是只有当写入包长度后,最后一个数据才会传输到stream接口,同时tlast拉高。即直通模式,如果不写入包长度,fifo中始终会缓存一个数据。

三:读操作流程

存储转发模式:

1.读RDFO(0x1C)寄存器                                                       //非零值,表示收到了一个完整包

2.读RLR(0x24)寄存器                                                          //读该包的包长度

3.读RDFD(lite接口:0x20,full接口:0x1000)寄存器        //根据包长度,读出对应长度的数据

直通模式:

1.读RLR(0x24)寄存器           //读fifo中有多少数据量,bit31指示是否是一个完整包,1:非完整包  0:完整包)

2.读RDFD(lite接口:0x20,full接口:0x1000)寄存器        //读数据,只要RLR(bit31不考虑)非空,就可以一直读)文章来源地址https://www.toymoban.com/news/detail-661527.html

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