FPGA:计算滑动求和----信号检测计算信号功率

这篇具有很好参考价值的文章主要介绍了FPGA:计算滑动求和----信号检测计算信号功率。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

FPGA:计算滑动求和----信号检测计算信号功率

在进行简单信号检测过程中,需要计算信号的能量,这时候需要用到滑动求和的计算过程。
这里记录如何利用Verilog编写滑动求和过程。

思路:滑动求和的过程需要按照滑动窗口的大小,依次向后进行滑动求和;

从任务出发:输入IQ两路信号的位宽为12位,然后计算K个值区间段的功率值大小;
(1) 首先对I,Q两路信号求平方计算,得到平方的结果,这时候位宽大小变为24位;
(2) 求I,Q两路信号平方和,定义变量sum_s,表示单一点的信号平方和值,位宽为25位;
(3) 计算一段时间的平方和大小,sum=sum+sum_s,做和累加,这里面K的个数可以取2的指数次,方便通过移位做除法,同时sum的位宽也容易定义,如K设置为512,sum位宽取35位;
(4) 通过fifo实现活动取数的过程,前512个数据单独累加求和,第513个数据通过fifo输出,利用总和减去第一个数,这里面利用fifo先进先出的特性,控制fifo存入K个数据之后,每次取出一个数据之后,再写入另一个数据,这样就可以滑动计算结果求和;
(5) 注意设置fifo输入位宽为sum_s位宽,fifo输出为sum_f,表示滑动求和的第一个数据,fifo深度大小大于K值。

以下为程序代码:

//
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/24 19:48:05
// Design Name: 
// Module Name: D_energy
// Project Name: 
// Target Devices: 通过滑动求和计算求信号功率
// Tool Versions: 
//


module D_energy(
    input l_clk,
    input rst_n,        //低电平有效(复位)
    input [11:0] i_da,
    input [11:0] q_da,
    output[24:0] d_out,   // 输出求和平均 (平方和的平均)
    output valid);        // 输出信号有效


localparam K_LENGTH = 16'd512;  //设定滑动窗长度 这个值一定大于fifo的深度

// 求信号的平方项
wire [23:0]i_da2,q_da2;
mult12a12 u0 (
  .CLK(l_clk),  // input wire CLK
  .A(i_da),      // input wire [11 : 0] A
  .B(i_da),      // input wire [11 : 0] B
  .P(i_da2)      // output wire [23 : 0] P
);
mult12a12 u1 (
  .CLK(l_clk),  // input wire CLK
  .A(q_da),      // input wire [11 : 0] A
  .B(q_da),      // input wire [11 : 0] B
  .P(q_da2)      // output wire [23 : 0] P
);

reg [34:0]sum;   //用来计算累加和
wire [24:0] sum_s;  
wire [24:0] sum_f;  //fifo输出的结果,相当于第一个结果,需要在减法的过程中减去这个结果
assign sum_s = i_da2 + q_da2;  //单次求和

reg [15:0] cnt_sum;  //用来记录第一个累加环节
always@(posedge l_clk)begin
    if(!rst_n)begin
        cnt_sum <= 16'b0;
    end
    else begin
        cnt_sum <= cnt_sum + 16'b1;
    end
end
// 计算前K个数据的和的大小
reg valid_temp;

// 用状态机实现活动辅助
wire fifo_full;
wire fifo_empty;
wire fifo_prog_full;
reg state;
reg rd_valid; //控制读数
always@(posedge l_clk)begin
    if(!rst_n)begin
        state <= 1'b0;
        sum <= 35'b0;
        valid_temp <= 1'b0;
        rd_valid <= 1'b0;
    end
    else begin
        case(state)
        1'b0: begin
            sum <= sum + {{10'b0},sum_s};
            if(cnt_sum >= (K_LENGTH-2))begin   //控制着循环累加的长度,k+2;
                state <= 1'b1;
            end         
        end
        default: begin
            sum <= sum + sum_s - {{10'b0},sum_f};  //加上最新的数据,减去最后的数据
            valid_temp <= 1'b1;
            rd_valid <= 1'b1;
        end
        endcase
    end
end

//滑动相关利用fifoIP 核实现滑动计算过程,
fifo_generator_0 fifo_u0 (
  .clk(l_clk),              // input wire clk
  .srst(!rst_n),            // input wire srst
  .din(sum_s),              // input wire [23 : 0] din
  .wr_en(1'b1),          // input wire wr_en
  .rd_en(rd_valid),          // input wire rd_en
  .dout(sum_f),            // output wire [23 : 0] dout
  .full(fifo_full),            // output wire full
  .empty(fifo_empty),          // output wire empty
  .prog_full(fifo_prog_full)  // output wire prog_full
);

//输出滑动求和取平均的结果
assign d_out = sum[34:10];
assign valid = valid_temp;

//利用fifo 进行
Endmodule

IP核配置简单如图

fpga求iq信号包络,FPGA,fpga开发
fpga求iq信号包络,FPGA,fpga开发

fpga求iq信号包络,FPGA,fpga开发

测试仿真代码如下


`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/25 10:02:58
// Design Name: 
// Module Name: top_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module top_tb();

reg l_clk;
reg rst_n;
reg [11:0]i_data,q_data;
wire [24:0] data_out;
wire dout_valid;

//生成输入到计算模块中的数据,
always@(posedge l_clk)begin
    if(!rst_n)begin
        i_data <= 12'b0;
        q_data <= 12'b0;
    end
    else begin
        i_data <= i_data + 12'b1;
        q_data <= q_data + 12'b1;
    end
end


D_energy D_en(
    .l_clk(l_clk),
    .rst_n(rst_n),
    .i_da(i_data),
    .q_da(q_data),
    .d_out(data_out),   // 输出求和平均
    .valid(dout_valid));  


initial l_clk = 1;
always #20 l_clk= !l_clk;  //15.625   
always #10 data_in = 16'b100; 
initial begin
    rst_n <= 0;
    #320;
    rst_n <= 1;

    //#50000000;
    #320;
    $stop;
end

endmodule

最终实验结果为

fpga求iq信号包络,FPGA,fpga开发
在测试验证的时候为了方便,把k值取为4其中的sum_s 每相邻的四个值加和结果为下一个时钟的sum值。文章来源地址https://www.toymoban.com/news/detail-679896.html

到了这里,关于FPGA:计算滑动求和----信号检测计算信号功率的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 基于FPGA的ECG信号滤波与心率计算verilog实现,包含testbench

    目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 4.1 ECG信号的特点与噪声 4.2 FPGA在ECG信号处理中的应用 4.3 ECG信号滤波原理 4.4 心率计算原理 4.5 FPGA在ECG信号处理中的优势 5.算法完整程序工程 其RTL结构如下: vivado2019.2          心电图(ECG)是

    2024年02月20日
    浏览(37)
  • 【FPGA】跨时钟域问题(二)(单bit信号跨时钟域 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器)

    作者:安静到无声 个人主页 作者简介:人工智能和硬件设计博士生、CSDN与阿里云开发者博客专家,多项比赛获奖者,发表SCI论文多篇。 Thanks♪(・ω・)ノ 如果觉得文章不错或能帮助到你学习,可以点赞👍收藏📁评论📒+关注哦! o( ̄▽ ̄)d ლ(°◕‵ƹ′◕ლ)希望在传播知

    2024年02月16日
    浏览(41)
  • 什么是IQ信号, IQ调制又是怎么回事?

    在现代无线通信中,IQ调制属于标准配置,经常应用于通信系统的信号调制和解调环节。IQ调制的应用简化了通信设备的硬件结构,同时提高了频谱资源的利用效率,提高了信号传输的稳定性。 让我们先来看看什么是IQ信号? IQ信号又称同向正交信号,I为in-phase(同相),Q为

    2024年01月22日
    浏览(44)
  • LabVIEW FPGA开发实时滑动摩擦系统

    LabVIEW FPGA开发实时滑动摩擦系统 由于非线性摩擦效应的建模和补偿的固有困难,摩擦系统的运动控制已被广泛研究。最近,人们更加关注滑动动力学和滑动定位,作为传统机器人定位的低成本和更灵活的驱动替代方案。摩擦控制器设计和适当选择基础摩擦模型的问题很重要

    2024年02月12日
    浏览(44)
  • 【FPGA】分享一些FPGA高速信号处理相关的书籍

      在做FPGA工程师的这些年,买过好多书,也看过好多书,分享一下。         后续会慢慢的补充书评。 【FPGA】分享一些FPGA入门学习的书籍 【FPGA】分享一些FPGA协同MATLAB开发的书籍  【FPGA】分享一些FPGA视频图像处理相关的书籍  【FPGA】分享一些FPGA高速信号处理相关的书籍

    2024年02月04日
    浏览(47)
  • 时钟信号设计基础——FPGA

    目录/ contents ● 时钟信号设计概述 ● 时钟信号属性特征 ● 常见时钟信号概念 ● 时钟信号设计要点 01——时钟信号设计概述 时钟信号作为数字电路系统的“心脏”,始终伴随着数字电路信号的变化,在数字电路设计中具有重要意义。数字电路通常被划分为组合逻辑与时序逻

    2024年02月04日
    浏览(35)
  • FPGA 音频信号处理

    第八届集创赛杯赛题目——紫光同创杯 - 全国大学生集成电路创新创业大赛 题目任务要求:采集信号、降噪、识别、视频展示。 硬件:麦克风、扬声器、FPGA(盘古50)、HDMI显示器 软件:紫光同创PDS(用于部署)、anaconda、jupyter(用于部署训练网络) 1.麦克风采集好数据经过

    2024年03月14日
    浏览(55)
  • 《FPGA数字信号处理》基于FPGA的32点并行FFT/IFFT设计

    本人FPGA小白,只关注FPGA具体功能实现。如以下描述有误,望评论区指正!以下内容,纯手打,严禁未经过同意擅自转载,谢谢! 相比于基2算法,基4算法对本设计(32点FFT)运算的复杂度并没有显著的降低。 基2按时间抽取的FFT蝶形运算如下图所示: 可以发现输入端与输出端

    2024年04月23日
    浏览(49)
  • FPGA实验五:信号发生器设计

    目录 一、实验目的 二、设计要求 三、实验代码 1.代码原理分析 2.代码设计思路

    2024年02月12日
    浏览(44)
  • 基于FPGA的信号发生器(四)

         基于FPGA的信号发生器的硬件电路通常需要以下组件: FPGA芯片:FPGA芯片是这个电路的核心部件,用于实现信号生成算法和控制逻辑。选择合适规模的FPGA芯片以满足你的信号发生器的性能和功能需求。 时钟源:信号发生器需要一个稳定的时钟源,以确定信号的频率和采

    2024年04月14日
    浏览(52)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包