好的FPGA编码风格（1）--尽量避免组合逻辑环路（Combinational Loops）

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什么是组合逻辑环路？

组合逻辑环路（Combinational Loops）：指组合逻辑的输出信号不经过任何时序逻辑电路（FF等），而直接反馈到输入节点，从而构成的电路环路。

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此外，如果直接将寄存器的输出端通过组合逻辑反馈到该寄存器的异步端口（异步复位或异步置位），也会形成组合逻辑环路。

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为什么要避免组合逻辑环路？

在FPGA设计中，绝大多数的应用场景都不需要使用组合逻辑环路，我暂时能想到的例外只有随机数发生器（评论区可以补充一下）。

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在实践中，避免使用组合逻辑环路主要是因为它的特性所导致的危害：

组合逻辑环路违反了同步设计原则，容易振荡，从而导致整个设计不稳定和不可靠。
组合逻辑环路的行为功能取决于该环路上的延迟（逻辑延迟和布线延迟），一旦延迟发生变化，整个设计的行为功能将变得无法预测。
组合逻辑环路的振荡将导致EDA软件做无穷无尽的计算。为了完成这种计算，EDA软件将会切割环路。不同的EDA软件的切割方式不尽相同，这可能会与设计者的设计目的相违背，从而导致逻辑功能错误。
组合逻辑环路无法进行静态时序分析（STA），可能会出现时序违例，或者导致STA过程时间过长。

什么情况会导致组合逻辑环路？

情况1：组合逻辑的输出信号仅经过组合逻辑电路后又反馈到了输入节点。比如下面的代码：

module test(
	input 	in,
	output  out	
);

wire temp;

assign out = temp;
assign temp = ~ (temp & in);

endmodule

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这样的设计在Vivado中不会报错，但会报严重警告（Critical warning）。

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组合逻辑环路警告：1个LUT单元形成了组合循环环路。这可能会造成竞争条件。时序分析可能会不准确。推荐的解决方案是修改设计以去除组合逻辑环路。如果组合逻辑环路是已知的预期设计，则可以通过确认条件并在循环中的任何一个网络上设置以下XDC约束来绕过此DRC：“set_property ALLOW_COMBINATORIAL_LOOPS TRUE[get_nets<myHier/myNet>]”。

情况2：寄存器的输出端通过组合逻辑直接反馈到该寄存器的异步端口（异步复位或异步置位）。比如下面的代码：

module test(
	input 		in,
	input		clk,
	output  reg	out	
);

wire rst_n;

always@(posedge clk or negedge rst_n)begin
	if(~rst_n)
		out <= 1'b0;
	else
		out <= in;
end	

assign rst_n = ~ out;

endmodule

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