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进行综合之后报错，意思是设置的时钟频率超出例化器件的工作频率范围。
检查之后是PLL的IP核输出端口命名时顺序出错，如下
调整之后，综合通过
文章来源：https://www.toymoban.com/news/detail-714134.html
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上图红色部分为PLLE2_ADV源语功能，其余部件为人为添加的电路，包括 输入缓冲 、 输出缓冲 、 反馈方式 。 1.本文部分素材来源网络，版权归原作者所有，如涉及作品版权问题，请与我联系删除。 2.未经原作者允许不得转载本文内容，否则将视为侵权； 3.转载
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目录 问题描述 错误信息翻译 解决办法 添加约束 执行TCL命令 更改顶层选项 今天在生成工程的比特流时，出现如下的报错信息，经过上网查询相关错误的解决方案，以及自己摸索，发现可能是如下错误以及相应的解决方案。 [DRC NSTD-1] 未指定的I/O标准:108个逻辑端口中有
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背景：由于Cadence的DRC操作与AD不一样，在此记录并详细介绍其DRC检查 一、进入原理图工程 在原理图工程XXX.dsn上，才可以进行DRC操作。否则DRC功能是暗的 鼠标点击XXX.dsn，然后点击【Tool】–【Design Rules Check】 二、进入DRC设置界面 会弹出警告提醒，选择【Yes】即可 大概意思
《从底层结构开始学习FPGA》目录与传送门 锁相环 (phase-locked loop，PLL)，是一种控制反馈电路。PLL对时钟网络进行系统级别的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。MMCM是混合模式时钟管理器，相当于能够进行精准
deng@广州 2023.3.16 前言 在我们的一个应用中，采用ADC采集数据，ADC的采样时钟信号由FPGA提供。由于场景需求，需要动态调整输出时钟的相位，因此，本文主要讲述了如何使用MMCM进行动态调整输出时钟相位。 MMCM的使用方法，最好先看一下文档：ug472_7Series_Clocking.pdf 在里边有讲
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[DRC NSTD-1] Unspecified I/O Standard: 1 out of 9 logical ports use I/O standard (IOSTANDARD) value \\\'DEFAULT\\\', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it i
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