【Verilog七段译码器】

这篇具有很好参考价值的文章主要介绍了【Verilog七段译码器】。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

前言

本人只是初学,代码经过实验验证,仅供参考
我自己查找模仿编写运行的代码,如有侵权,联系删除。

说明

这是译码器,其作用是将四位 BCD 码转换成七段数码管的段码,显示 1、
2、3…数字。

代码段

module yima_125 (A,B,LED7S);
	input[3:0] A;	
	output B;	
	output[6:0] LED7S;
	reg[6:0] LED7S;
	assign B=1'b0;	
	always @(A)
	case(A)
		4'b0000 : LED7S <= 7'b1000000;	//控制LED小灯的七个管
 		4'b0001 : LED7S <= 7'b1111001; 	//我的顺序是gfedcba
 		4'b0010 : LED7S <= 7'b0100100; 	//顺序是因为我设置的【6:0】
		4'b0011 : LED7S <= 7'b0110000; 
 		4'b0100 : LED7S <= 7'b0011001; 
 		4'b0101 : LED7S <= 7'b0010010; 
 		4'b0110 : LED7S <= 7'b0000010; 
		4'b0111 : LED7S <= 7'b1111000; 
		4'b1000 : LED7S <= 7'b0000000; 
 		4'b1001 : LED7S <= 7'b0010000; 	//可以继续加数字,这是0-9
	endcase
endmodule

总结

简单的译码器,书上的例题,只是我多设置了一个输出B文章来源地址https://www.toymoban.com/news/detail-724173.html

到了这里,关于【Verilog七段译码器】的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • verilog——三八译码器

    三八译码器 test_bench代码

    2024年02月12日
    浏览(42)
  • Verilog实现 3-8译码器

    拨码开关 LED(低电平有效) 000 11111110 001 11111101 010 11111011 011 11110111 100 11101111 101 11011111 110 10111111 111 01111111 Quartus 联合 Modelsim仿真的相关设置如下: 成功运行的情况应该是会在这个界面 接下来介绍一些常用的按钮(菜单) 经过检查波形图,可以确认是符合我们的预期

    2024年02月08日
    浏览(42)
  • Verilog 3线-8线译码器设计

    任务描述 相关知识 3线-8线译码器的功能 case语句 编程要求 说明  源代码 设计一个3线-8线译码器。运用Verilog HDL进行设计,完善译码器的功能描述风格代码,具备组合逻辑电路的设计仿真和测试的能力。 需要掌握: 1.3线-8线译码器的功能; 2.如何用case语句进行逻辑功能的描

    2024年02月08日
    浏览(50)
  • 【Quartus | verilog 系列】实现 3-8译码器

    实验一: 3-8译码器(原理图输⼊设计)  2.1设计输⼊     1. 将3-8译码器A、B、C端作为输⼊,Y作为输出。     2. 其余引脚按照3-8译码器功能要求连接。     1. 激励⽂件的输⼊包含A、B、C的8种状态     2. 功能仿真 1. 给出3-8译码器的真值表: 2. 实验步骤、实验内容

    2024年02月11日
    浏览(39)
  • Verilog 编程实现 3-8 译码器 FPGA

    Verilog 编程实现 3-8 译码器 FPGA FPGA 是一种可重构的数字电路芯片,可用于实现各种逻辑电路。在 FPGA 中,我们可以使用 Verilog HDL(硬件描述语言)来编写数字电路设计。本篇文章将为您介绍如何使用 Verilog 实现基本的数字电路,即 3-8 译码器。 3-8 译码器是一种常用的数字电路

    2024年02月07日
    浏览(44)
  • 使用verilog编写三八译码器及四位全加器

    目录 一、三八译码器原理 二、使用verilog编写三八译码器 1.使用verilog代码如下: 2.verilog的数据类型 (1)wire类型 (2)reg类型 三、使用verilog编写全加器 1.一位全加器  2.四位全加器 3.八位全加器  总结 三八译码器的输入信号有三个,相当于有八个二进制编码可以输入,每个

    2024年02月04日
    浏览(45)
  • 【FPGA】译码器、计数器及数码管显示

    写在前面 万万没想到秋招春招找工作以C++为主、FPGA为辅,最后去了FPGA岗位 也算是不忘初心,回归了从研一就开始学的FPGA老本行 但之前学FPGA的时候并没有养成写笔记的习惯,导致后面有些东西都比较模糊,因此打算从今天开始从头来过,把之前基础知识和新学到的FPGA相关

    2024年02月11日
    浏览(48)
  • 减法器的设计与实现并用译码器显示16、10进制

    大家新年好,我是呼噜噜,在上一篇简易加法器里我们了解了半加器和全加器的设计与实现,今天我们来看下CPU中减法器是如何实现的。文章比较长,大家可以收藏反复观看 我们来看一个最常见的例子, 2-1 =1 这是减法,但它等同于 2+ (-1) =1 这其实是加法。从运算逻辑上来说

    2024年02月06日
    浏览(52)
  • 【Multisim仿真】74LS47译码器驱动共阳数码管显示(0-8)数字显示

    🎬Multisim仿真演示 📑74ls47引脚功能 LT: 试灯输入,是为了检查数码管各段是否能正常发光而设置的。当LT=0时,无论输入A3,A2,A1,A0 为何种状态,译码器输出均为低电平,也就是七段将全亮,若驱动的数码管正常,是显示8。 BI: 灭灯输入,是为控制多位数码显示的灭灯所

    2024年02月17日
    浏览(275)
  • 3线8线译码器74LS138设计VHDL代码74138

    名称:3线8线译码器74LS138设计 软件:QuartusII 语言:VHDL 代码功能: 3线8线译码器74LS138的设计 使用VHDL代码 74138 演示视频:74LS1383线8线译码器74LS138设计 FPGA代码Verilog/VHDL代码资源下载网:www.hdlcode.com 代码下载: 74LS1383线8线译码器74LS138设计(代码在文末付费下载)软件:Quar

    2024年02月03日
    浏览(51)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包