quartus工具篇——fifo ip核-Toy模板网

这篇具有很好参考价值的文章主要介绍了quartus工具篇——fifo ip核。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

quartus工具篇——fifo ip核

1、简介

FPGA 中的 FIFO（First-In, First-Out）是一种常见的数据缓冲器，用于在不同的时钟域之间进行数据传输。FIFO 可以暂存一定数量的数据，并支持并行读取和写入操作，同时保持先进先出的数据顺序。

FIFO 在 FPGA 中的应用非常广泛，特别是在需要处理异步数据交换的场景中。以下是一些 FIFO 的基本特性和特点：

数据存储：FIFO 由一组寄存器或存储单元组成，可以暂存一定数量的数据。每个存储单元可以存储一个数据元素（如字节、字等）。存储单元之间按照 FIFO 原则连接，确保数据的顺序性。
读写指针：FIFO 使用读写指针来跟踪当前读取和写入的位置，以及可用空间和已存储数据的数量。读指针指示下一个要读取的数据位置，写指针指示下一个要写入的数据位置。读写指针根据读写操作递增，并循环回到 FIFO 的起始位置。
同步与异步操作：FIFO 可以在不同的时钟域之间进行数据传输，实现异步数据交换。它能够解决数据产生速率与数据消费速率不匹配时的数据处理问题。
深度与宽度：FIFO 的深度表示存储单元的数量，决定了可以存储的数据量。宽度表示每个存储单元能够存储的数据位数。深度和宽度取决于具体的设计需求。
读写接口：FIFO 通过独立的读取和写入接口与其他电路进行通信。读取接口用于从 FIFO 中读取数据，写入接口用于向 FIFO 中写入数据。
数据管理：FIFO 提供了一些额外的功能，如读写标志、满/空状态标志等，以便有效地管理数据的读写操作。

FIFO 可以在许多应用中发挥重要作用，例如数据缓存、流水线数据传输、数据帧同步等。借助 FPGA 的灵活性，我们可以根据具体的需求和设计约束来实现定制化的 FIFO。

同步fifo与异步fifo的比较

同步 FIFO：同步 FIFO 在读取和写入时都使用相同的时钟信号，数据传输是在同一时钟域下进行的。读取和写入操作在时钟的上升沿或下降沿进行，具有明确定义的时序关系。同步 FIFO 的特点包括：

时序简单：由于读写操作在同一个时钟信号下进行，不涉及时序转换，因此设计相对较简单。
数据稳定性：由于时钟同步，对于数据的读取和写入，保证了数据的稳定性和可靠性。
可靠性高：同步 FIFO 较为可靠，能够通过时钟握手机制来实现有效的数据传输。

异步 FIFO：异步 FIFO 在读取和写入时使用不同的时钟信号，数据传输是跨越不同时钟域的。由于存在时钟领域之间的不同步，需要引入额外的电路来处理时钟缓冲和数据同步等问题。异步 FIFO 的特点包括：

处理异步时序：由于读写操作在不同的时钟域下进行，需要处理异步时序问题，确保数据的正确传输。这通常需要使用双缓冲技术、同步器等方法来实现。
时序复杂：异步 FIFO 的设计更为复杂，需要考虑数据传输的稳定性、时序约束和互锁等问题。对于异步 FIFO 的设计，需要仔细分析时序关系，并采取相应的措施确保正确性。
适应异步系统：异步 FIFO 在跨越不同时钟域的系统中发挥重要作用，可以解决异步数据交换的问题，使得不同部分之间能够以不同的速率进行数据传输。

在选择同步 FIFO 还是异步 FIFO 时，需要根据具体的设计需求和系统要求进行权衡。如果时钟同步性较好且时序要求较低，同步 FIFO 可能是一个更简单和可靠的选择。而在异步时序较为复杂的情况下，异步 FIFO 可以提供解决方案

2、同步fifo ip核配置

2.1、quartus配置fifo(同步)

在quartus右上角搜索fifo，选择文件夹创建ip核

quartusii的fifo核,fpga开发

进入fifo后，下图是一些选项的简单介绍，我选择的是同步fifo，数据传输位宽位8bit,总长度位16个words

quartusii的fifo核,fpga开发

进入到下面，会让你根据需求创建信号，这些信号的意思分别为

full：fifo内部存储几乎要满时
empty:fifo内存存储几乎要空时
usedw:fifo内部已经使用的字节大小
almost full:fifo内部存储几乎要满时
almost empty:fifo内部存储几乎要空时
Asynchronous clear：异步清零
Synchronous clear：同步清零

我这里只做简单的，所以只勾选了前三个信号和异步复位信号，后面的信号可以根据自己的需求进行勾选

quartusii的fifo核,fpga开发

下面勾选工作模式，我这里演示两种不同工作模式的区别，选择正常模式进行配置：

选择show ahead模式进行配置

quartusii的fifo核,fpga开发

两种方式后续内容完全相同，可完全按照下列步骤配置

之后选择优化选项，勾画no即可，详情可参考：详解 altera 的同步 FIFO IP配置及使用 - 知乎 (zhihu.com)

quartusii的fifo核,fpga开发

最后生成inst文件，就完成了

quartusii的fifo核,fpga开发

2.2、同步fifo仿真代码

下列书写一段仿真代码和顶层文件来观察两种模式的不同，以及同步fifo的工作原理

module top(
    input wire clk,
    input wire rst_n,
	input wire [7:0] data_sig_1,
	input wire rdreq_sig_1,
	input wire wrreq_sig_1,

	input wire [7:0] data_sig_2,
	input wire rdreq_sig_2,
	input wire wrreq_sig_2,

	output wire empty_sig_1,
	output wire empty_sig_2,
	output wire [3:0]usedw_sig_1,
	output wire [3:0]usedw_sig_2,

	output wire full_sig_1,
	output wire full_sig_2,

	output wire[7:0] q_sig_1,
	output wire[7:0] q_sig_2
	);

fifo1	fifo1_inst (
	.aclr ( ~rst_n ),
	.clock ( clk ),
	.data ( data_sig_1 ),
	.rdreq ( rdreq_sig_1 ),
	.wrreq ( wrreq_sig_1 ),
	.empty ( empty_sig_1 ),

	.full ( full_sig_1 ),
	.q ( q_sig_1 ),
	.usedw ( usedw_sig_1 )
	);

fifo2	fifo2_inst (
	.aclr ( ~rst_n ),
	.clock ( clk ),
	.data ( data_sig_2 ),
	.rdreq ( rdreq_sig_2 ),
	.wrreq ( wrreq_sig_2 ),
	.empty ( empty_sig_2 ),

	.full ( full_sig_2 ),
	.q ( q_sig_2 ),
	.usedw ( usedw_sig_2 )
	);
endmodule

`timescale 1ns/1ns
module moudle_tb();

reg clk;
reg rst_n;
reg[7:0] data_sig_1;
wire rdreq_sig_1;
wire wrreq_sig_1;

wire rdreq_sig_2;
wire wrreq_sig_2;

wire empty_sig_1;
wire empty_sig_2;
wire [3:0]usedw_sig_1;
wire [3:0]usedw_sig_2;

wire full_sig_1;
wire full_sig_2;

wire[7:0] q_sig_1;
wire[7:0] q_sig_2;

parameter SYS_CLK = 20;
always #(SYS_CLK/2) clk = ~clk;

initial begin
    clk=1'b1;
    rst_n=1'b0;
    
    #(2*SYS_CLK);
    rst_n=1'b1;
end
assign wrreq_sig_1 = ~full_sig_1;
assign wrreq_sig_2 = ~full_sig_2;
assign rdreq_sig_1 = ~empty_sig_1;
assign rdreq_sig_2 = ~empty_sig_2;
initial begin
	data_sig_1 = 8'd0;
	#(SYS_CLK*2)
	repeat(20)begin
		data_sig_1 = {$random}%64;
		
		#(SYS_CLK);
	end
	#(5*SYS_CLK);
	repeat(20)begin
		
		#(SYS_CLK);
	end
	#(5*SYS_CLK)
	$stop;
end

top inst_top
	(
		.clk         (clk),
		.rst_n       (rst_n),
		.data_sig_1  (data_sig_1),
		.rdreq_sig_1 (rdreq_sig_1),
		.wrreq_sig_1 (wrreq_sig_1),
		.data_sig_2  (data_sig_1),
		.rdreq_sig_2 (rdreq_sig_2),
		.wrreq_sig_2 (wrreq_sig_2),

		.empty_sig_1 (empty_sig_1),
		.empty_sig_2 (empty_sig_2),
		.usedw_sig_1 (usedw_sig_1),
		.usedw_sig_2 (usedw_sig_2),
		.full_sig_1  (full_sig_1),
		.full_sig_2  (full_sig_2),
		.q_sig_1     (q_sig_1),
		.q_sig_2     (q_sig_2)
	);


endmodule

2.3、同步fifo仿真结果

quartusii的fifo核,fpga开发

从图中可以看出，正常工作模式和show ahead工作模式最大的区别就是，show ahead工作模式会在read读信号来的时候或者之前就会开始读取数据，而正常模式下需要在读信号来之后延时一个周期才会开始读取数据

3、异步fifo ip核配置

3.1异步fifo 配置

异步fifo几乎与同步fifo相同，主要是勾选的方式不同，异步fifo可以勾选不同的输出位宽，及输入的数据大小和读取的数据大小可以不一致，下面将进行延时

输出位宽和输入位宽相同：

quartusii的fifo核,fpga开发

输入位宽和输出位宽不同:

quartusii的fifo核,fpga开发

后面配置这两种模式是一致的，我就不做过多的演示

这里勾选默认即可

quartusii的fifo核,fpga开发

选择勾选的信号，与同步fifo信号基本类似，我这里多勾选了几个，方便观察

quartusii的fifo核,fpga开发

其他步骤全部默认，生成文件即可

quartusii的fifo核,fpga开发

3.2异步fifo仿真代码

下列书写一段仿真代码和顶层文件来观察两种模式的不同，以及异步fifo的工作原理

module top_a(
    input wire clk,
    input wire clk_100m,
    input wire rst_n,
	input wire [7:0] data_sig_1,
	input wire rdreq_sig_1,
	input wire wrreq_sig_1,

	input wire [7:0] data_sig_2,
	input wire rdreq_sig_2,
	input wire wrreq_sig_2,

	output wire empty_sig_1,
	output wire empty_sig_2,
	output wire [3:0]usedw_sig_1,
	output wire [3:0]usedw_sig_2,
	output wire [3:0] usedw_sig_3,
  	output wire [3:0] usedw_sig_4,
	output wire full_sig_1,
	output wire full_sig_2,

	output wire[7:0] q_sig_1,
	output wire[7:0] q_sig_2
	);

  afifo1 afifo1_inst (
      .aclr (~rst_n),
      .data (data_sig_1),
      .rdclk(clk_100m),
      .rdreq(rdreq_sig_1),
      .wrclk(clk),
      .wrreq(wrreq_sig_1),

      .q(q_sig_1),
      .rdempty(empty_sig_1),
      .rdusedw(usedw_sig_1),
      .wrfull(full_sig_1),
      .wrusedw(usedw_sig_2)
  );


  afifo2 afifo2_inst (
      .aclr (~rst_n),
      .data (data_sig_1),
      .rdclk(clk_100m),
      .rdreq(rdreq_sig_2),
      .wrclk(clk),
      .wrreq(wrreq_sig_2),

      .q(q_sig_2),
      .rdempty(empty_sig_2),
      .rdusedw(usedw_sig_3),
      .wrfull(full_sig_2),
      .wrusedw(usedw_sig_4)
  );
endmodule

`timescale 1ns / 1ns
module afifo_tb ();

  reg clk;
  reg rst_n;
  reg clk_100m;

  parameter SYS_CLK = 20;
  always #(SYS_CLK / 2) clk = ~clk;
  always #(5) clk_100m = ~clk_100m;

  reg [7:0] data_sig_1;
  wire rdreq_sig_1;
  wire wrreq_sig_1;

  wire rdreq_sig_2;
  wire wrreq_sig_2;

  wire empty_sig_1;
  wire empty_sig_2;
  wire [3:0] usedw_sig_1;
  wire [3:0] usedw_sig_2;
  wire [3:0] usedw_sig_3;
  wire [3:0] usedw_sig_4;
  wire full_sig_1;
  wire full_sig_2;

  wire [7:0] q_sig_1;
  wire [7:0] q_sig_2;


  initial begin
    clk   = 1'b1;
    rst_n = 1'b0;
    clk_100m = 1'b0;
    #(2 * SYS_CLK);
    rst_n = 1'b1;
  end
  assign wrreq_sig_1 = ~full_sig_1;
  assign wrreq_sig_2 = ~full_sig_2;
  assign rdreq_sig_1 = ~empty_sig_1;
  assign rdreq_sig_2 = ~empty_sig_2;
  initial begin
    data_sig_1 = 8'd0;
    #(SYS_CLK * 2)
      repeat (20) begin
        data_sig_1 = {$random} % 64;

        #(SYS_CLK);
      end
    #(5 * SYS_CLK);
    repeat (20) begin

      #(SYS_CLK);
    end
    #(5 * SYS_CLK) $stop;
  end

  	top_a inst_top_a
		(
			.clk         (clk),
			.clk_100m    (clk_100m),
			.rst_n       (rst_n),
			.data_sig_1  (data_sig_1),
			.rdreq_sig_1 (rdreq_sig_1),
			.wrreq_sig_1 (wrreq_sig_1),
			.data_sig_2  (data_sig_2),
			.rdreq_sig_2 (rdreq_sig_2),
			.wrreq_sig_2 (wrreq_sig_2),
			.empty_sig_1 (empty_sig_1),
			.empty_sig_2 (empty_sig_2),
			.usedw_sig_1 (usedw_sig_1),
			.usedw_sig_2 (usedw_sig_2),
			.usedw_sig_3 (usedw_sig_3),
			.usedw_sig_4 (usedw_sig_4),
			.full_sig_1  (full_sig_1),
			.full_sig_2  (full_sig_2),
			.q_sig_1     (q_sig_1),
			.q_sig_2     (q_sig_2)
		);

endmodule