13.Verilog中的时钟(clk)的产生方法

这篇具有很好参考价值的文章主要介绍了13.Verilog中的时钟(clk)的产生方法。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

clk的产生主要应用在验证中,产生目前主流的就是两种方法,一个是always块,一个是适合用forever语句,接下来将分别进行介绍:

①使用always块来产生时钟,如下所示。

reg         clk;

initial     clk=0;//initial 表示刚开始,0时刻

always #10 clk = ~clk;

这个always表示总是一直,前面讲always块的时候已经介绍过。不懂的往前翻,这里不再赘述。
#10表示延迟10个时间单位,clk 取反,一直循环再延迟10个时间单位clk再 取反,表示这个时钟
周期是20.


②另外一种是用forever语句(UVM常用)

reg    clk;

initial begin  //forever要放在initial 块里面

    forever  begin
        #10    clk = ~clk;
    end

end

和上面使用always块类似。

非常简单,产生时钟的方法学会了么?出一个思考题

思考:#10 和##10文章来源地址https://www.toymoban.com/news/detail-737340.html

到了这里,关于13.Verilog中的时钟(clk)的产生方法的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

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