FPGA的引脚布局

10月前作者：清风吹斜阳# 分类：Toy博客阅读(45) 违法举报

这篇具有很好参考价值的文章主要介绍了FPGA的引脚布局。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

引脚布局简图

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说明

1：FPGA的引脚都按BANK分组，明白了各个BANK上的引脚情况就明白了FPGA的整体引脚布局。

2：BNAK可以分为3类：
（1）PS的BNAK，较为固定

（2）普通的IO BANK-HP\HR\HD

（3）高速口Quad-GTX

3：同一BANK的供电相同，不同BANK的供电可以不同。

4：还有1个BNAK-0，只有几个引脚，只专用CONFIG的PIN

PS的BNAK

从PS芯片内部来看GPIO

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54个MIO引出到FPGA芯片边界。

64个EMIO从PS引出到PL，实现PS与PL的交互

普通IO的BNAK-HP\HR

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布局规律：

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总结：

1：我们可以看到一个普通的IO口往往是6\7个VCCO再加上50个User-IO口。

2：48个差分信号对+上下2个单端脚构成50个PIN

3：会有4对CC-PIN可以外接时钟，经过BUFG以提供全局时钟。

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