【FPGA 衍生时钟约束】——时钟分频与倍频
在 FPGA 开发中，时钟约束是必不可少的一部分。而对于一些需要高速运算的设计，时钟分频和倍频则是一种经常使用的技术。在本文中，我们将详细介绍 FPGA 中时钟分频和倍频的实现方法及注意事项。
时钟分频：将时钟信号分为更低频率的信号
时钟分频是将时钟信号分裂成更低频率的信号，使得设计能够通过较低的时钟信号来进行正常的运算。在这里，我们以 100MHz 的时钟信号为例，将其分裂为 50MHz 和 25MHz 两个信号，在代码中的实现方法如下：
// 100MHz 分频为 50MHz
always @(posedge clk_100MHz)
if(cnt_1 == 0)
begin
cnt_1 <= 1;
clk_50MHz <= ~clk_50MHz;
end
else
cnt_1 <= cnt_1 + 1;
// 100MHz 分频为 25MHz
always @(posedge clk_100MHz)
if(cnt_2 == 0)
begin
cnt_2 <= 1;
clk_25MHz <= ~clk_25MHz;
end
else
cnt_2 <= cnt_2 + 1;
注意：时钟分频后，需要重新进行时序分析，并更新时钟约束。文章来源：https://www.toymoban.com/news/detail-740033.html
时钟倍频：将时钟信号扩大为更高频率的信号
与时钟分频不同，时钟倍频是将较低频率的时钟信号扩大成更高频率的信号。在这里，我们以 50MHz 的时钟信号为例文章来源地址https://www.toymoban.com/news/detail-740033.html
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