时钟分频电路设计--verilog(2分频、3分频、4分频)-Toy模板网

这篇具有很好参考价值的文章主要介绍了时钟分频电路设计--verilog(2分频、3分频、4分频)。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

分频电路

module divider(
input clk,
input resetn,
output reg clk_d2,
output reg clk_d3_pos,
output reg clk_d3_neg,
output clk_d3, //reg型不能assign赋值？
output reg clk_d4
);

reg [1:0]counter;
reg [1:0]counter_3;
always@(posedge clk or negedge resetn)begin //4分频计数器模块
if(~resetn)
counter <= 2’b0;
else if(counter <= 2’b11)
counter <= counter + 1’b1;
else
counter <= 2’b0;
end

always@(posedge clk or negedge resetn)begin //三分频计数模块
if(~resetn)
counter_3 <= 2’b0;
else if(counter_3 < 2’b10)
counter_3 <= counter_3 + 1’b1;
else
counter_3 <= 2’b0;
end

always@(posedge clk or negedge resetn)begin //pos
if(~resetn)
clk_d3_pos <= 1’b0;
else if(counter_3 == 2’b1)
clk_d3_pos <= 1;
else
clk_d3_pos <= 0;

end

always@(negedge clk or negedge resetn)begin //neg
if(~resetn)
clk_d3_neg <= 1’b0;
else if(counter_3 == 2’b1 )
clk_d3_neg <= 1;
else
clk_d3_neg <= 0 ;
end

assign clk_d3 = (clk_d3_neg | clk_d3_pos); //3分频电路

always@(posedge clk or negedge resetn)begin //4分频电路
if(~resetn)
clk_d4 <= 0;
else if(counter <2’d2)
clk_d4 <= 0;
else
clk_d4 <= 1’b1;
end

always@(posedge clk or negedge resetn)begin //2分频
if(~resetn)
clk_d2 <= 0;
else
clk_d2 <= ~clk_d2;
end

endmodule

测试testbench

include "clock_divider.v" timescale 1ns / 1ps

module tb_divider;

// divider Parameters
parameter PERIOD = 10;

// divider Inputs
reg clk = 0 ;
reg resetn = 0 ;

// divider Outputs
wire clk_d2 ;
wire clk_d3_pos ;
wire clk_d3_neg ;
wire clk_d3 ;
wire clk_d4 ;

initial
begin
forever #(PERIOD/2) clk=~clk;
end

initial
begin
#(PERIOD*2)
resetn = 1;
end

divider u_divider (
.clk ( clk ),
.resetn ( resetn ),

.clk_d2                  ( clk_d2       ),
.clk_d3_pos              ( clk_d3_pos   ),
.clk_d3_neg              ( clk_d3_neg   ),
.clk_d3                  ( clk_d3       ),
.clk_d4                  ( clk_d4       )

);
initial
begin
$dumpfile(“di.vcd”);
$dumpvars;
#1000
$finish;
end

endmodule

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欢迎使用Markdown编辑器

你好！这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。

新的改变

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全新的界面设计 ，将会带来全新的写作体验；
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增加了 图片拖拽 功能，你可以将本地的图片直接拖拽到编辑区域直接展示；
全新的 KaTeX数学公式 语法；
增加了支持甘特图的mermaid语法¹ 功能；
增加了 多屏幕编辑 Markdown文章功能；
增加了 焦点写作模式、预览模式、简洁写作模式、左右区域同步滚轮设置 等功能，功能按钮位于编辑区域与预览区域中间；
增加了 检查列表 功能。

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H₂O is是液体。

2¹⁰ 运算结果是 1024.

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链接: link.

图片: (iverilog) 四分频电路verilog,fpga开发

带尺寸的图片: 四分频电路verilog,fpga开发

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居中并且带尺寸的图片: 四分频电路verilog,fpga开发

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// An highlighted block
var foo = 'bar';

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项目
- 项目
  - 项目

项目1
项目2
项目3

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一个简单的表格是这么创建的：

项目	Value
电脑	$1600
手机	$12
导管	$1

设定内容居中、居左、居右

使用:---------:居中
使用:----------居左
使用----------:居右

第一列	第二列	第三列
第一列文本居中	第二列文本居右	第三列文本居左

SmartyPants

SmartyPants将ASCII标点字符转换为“智能”印刷标点HTML实体。例如：

TYPE	ASCII	HTML
Single backticks	`'Isn't this fun?'`	‘Isn’t this fun?’
Quotes	`"Isn't this fun?"`	“Isn’t this fun?”
Dashes	`-- is en-dash, --- is em-dash`	– is en-dash, — is em-dash