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Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）

7月前 作者：whik1194 分类：Toy博客 阅读(37) 违法举报

这篇具有很好参考价值的文章主要介绍了Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

ISE开发环境

ISE开发环境，可在如下Bit流文件生成选项中配置。
右键点击Generate Programming File，选择Process Properties，
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在弹出的窗口选择Configuration Options->Unused Pin，选择Pull Down、Pull Up或者Float。
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可以看到，除了未使用管脚，一些系统管脚，比如JTAG，Program、Done管脚等等都可以配置上下拉模式。

配置完成之后，重新生成Bit流文件即可。

Vivado开发环境

对于Vivado开发环境，共有两种方式可以设置未使用管脚的上下拉状态。

方式1：XDC文件约束

可以在XDC约束文件中根据需要添加以下约束语句，即可对未使用管脚电平状态进行设置：

#上拉
set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup   [current_design]
#下拉
set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]
#悬空
set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]
方式2：生成选项配置

在Generate Bitstrem右键，选择Bitstream Settings，点击图中蓝色字体
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如果没有出现蓝色字体，需要先Open Implemented Design，之后就可以进行配置了。

选择Configuration，下拉找到系统管脚配置，选择自己所需要的上下拉状态。
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当把鼠标放在对应的选项时，会提示XDC约束语句的名称。

和ISE的生成选项配置类似，Vivado同样也可以配置JTAG管脚、Done、Prog等系统管脚的状态。

这两种配置方式的作用是一样，我更倾向于XDC文件约束的方式，方便在不同工程直接进行导入，设置完成之后，需要重新生成Bit流文件才能生效。文章来源地址https://www.toymoban.com/news/detail-742456.html

到了这里，关于Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

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