FPGA面试题（7）

8月前作者：Álegg xy. 分类：Toy博客阅读(31) 违法举报

这篇具有很好参考价值的文章主要介绍了FPGA面试题（7）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

一.解释一下SPI的四种模式

	0	1
时钟极性CPOL	空闲状态为低电平	空闲状态为高电平
时钟相位CPHA	在第一个跳变沿采样	在第二个跳变沿采样

模式	CPOL	CPHA	描述
模式0	0	0	sclk上升沿采样，sclk下降沿发送
模式1	0	1	sclk上升沿发送，sclk下降沿采样
模式2	1	0	sclk上升沿发送，sclk下降沿采样
模式3	1	1	sclk上升沿采样，sclk下降沿发送

我们常用的是模式0和模式3

模式0：

CPOL = 0：空闲时为低电平，第一个跳变沿是上升沿，第二个跳变沿是下降沿。

CPHA = 0：在第一个跳变沿（上升沿）采样
模式1：

CPOL = 0：空闲时为低电平，第一个跳变沿是上升沿，第二个跳变沿是下降沿。

CPHA = 1：在第二个跳变沿（下降沿）采样
模式2：

CPOL = 1：空闲时为高电平，第一个跳变沿是下降沿，第二个跳变沿为上升沿。

CPHA = 0：在第一个跳变沿（下降沿）采样
模式3：

CPOL = 1：空闲时为高电平，第一个跳变沿是下降沿，第二个跳变沿为上升沿。

CPHA = 1：在第二个跳变沿（上升沿）采样
文章来源地址https://www.toymoban.com/news/detail-743882.html

二.什么是高阻态

可以理解为开路。电阻非常大，极限状态可以视为悬空

三.时序设计的实质

满足每一个触发器的建立时间和保持时间

四.UART、IIC、SPI的区别

	UART	IIC	SPI
物理信号线	RX/TX	SCL/SDA	SCLK/MOSI/MISO/CS_N
主从关系	不存在主从关系	一主多从/多主多从，通过器件地址选择从机	一主多从，通过拉低不同的片选信号选择从机
通信方式	异步通信	同步通信	同步通信
通信方向	全双工	半双工	全双工
通信速率	波特率（9600、115200等）	标准模式100Kbit/s、快速模式400Kbit/s、高速模式3.4Mbit/s	正常读20MHz、快速读50MHz
可靠性	奇偶校验	应答位	无数据校验

五.EEPROM（24LC04B）和FLASH（M25P16）的存储结构

EEPROM（24LC04B）：2个block，每个block有256个字节
FLASH（M25P16）：32个扇区（Sector），每个扇区有256页（Page），每页有256字节（Byte）

六.localparam、parameter、define的区别

	define	parameter	localparam
作用范围	整个文件，定义语句后可以跨模块	本模块内有效	本模块内有效
修改	新定义后修改	模块例化时可以通过参数传递进行修改	不可修改
使用场景	全局性常数	本模块可变常数	本模块不变常数

到了这里，关于FPGA面试题（7）的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：

领支付宝红包赞助服务器费用

FPGA 面试经历分享

大家好，我是小菜鸟。寒假期间经过师兄推荐面试了一个 FPGA 岗位的实习，共经历了两次技术面试，虽然最后没有通过，但是这次面试收获还是蛮多的。这是我第一次面试 FPGA 方向的岗位，一时竟不知要从哪下手，师兄建议准备下 FPGA 的底层原理，当时还说会有手撕代码的环

2024年02月17日
浏览(30)
FPGA面试-常用知识点

本贴记录一下自己找工作过程中顺下来的知识点，如有错误的，请不吝指出，共同进步！ a) FPGA FPGA 基于 LUT ，LUT本质上就是一个RAM，每一个LUT可以看成一个有4位地址线的16x1的RAM。这也是为什么FPGA需要外接一个rom来上电配置。包括 CLBs ， I/O 块， RAM 块和可编程连线。在

2024年04月26日
浏览(30)
FPGA面试试题（附个人整理答案）

一、什么是FPGA，内部资源构成？答：FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种可以通过编程来配置的半导体设备。FPGA由成千上万个可配置逻辑块（CLB）和可编程的互联资源组成，可以实现复杂的数字计算功能。与其他类型的集成电路相比，如专用

2024年04月11日
浏览(41)
FPGA工程师面试——时序约束

答：时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。策略：附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定

2024年02月11日
浏览(32)
【FPGA】面试问题及答案整理合集

硬件描述语言是一种用形式化的方法来描述数字电路和系统的语言。数字电路的设计者利用这种语言可以从上层到下层逐层描述自己的设计思想，用一系列分层次的模块来表示及其复杂的数字系统。然后利用电子设计自动化(EDA)工具来进行仿真验证，再把其中需要变为具

2024年03月09日
浏览(40)
FPGA工程师面试——基础知识

答：系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。答：需要的逻辑资源、应用的速度要求，

2024年02月09日
浏览(36)
FPGA/IC面试常见问题汇总

参考：数字IC设计工程师笔试面试经典100题_OnePlusZero的博客-CSDN博客_数字ic设计面试题目录参考：数字IC设计工程师笔试面试经典100题_OnePlusZero的博客-CSDN博客_数字ic设计面试题 1、同步复位和异步复位的优缺点 2、什么是竞争和冒险，如何消除？ 3、什么是同步电路，什么是异

2024年02月11日
浏览(35)
FPGA面试题（4）（跨时钟域处理）

慢-快快-慢单bit 在快时钟域同步打拍，将信号同步到快时钟域展宽后同步打拍多bit 异步FIFO 异步FIFO+握手信号适用于单bit跨时钟域处理所谓的打两拍就是定义两级寄存器实现延时那为什么是打两拍，不是打一拍，打三拍？打拍的作用：第一拍是异步信号转同步信号，第二

2024年04月09日
浏览(28)
FPGA面试笔记ea-ez

FIFO Generator核有两种读模式：Standard FIFO（标准模式）、First Word Fall Through（FWFT模式） FWFT模式类似于QuartusⅡ软件中FIFO的超前输出模式，没有读延时。注：如果选择标准模式，勾选Output Registers，会增加一个读延时；但是选择FWFT模式，勾选Output Registers，仍然没有读延时；风扇

2024年02月21日
浏览(32)
FPGA面试笔记ca-cz

SRCC(Single Region Clock Capable) : 单区域时钟可用 MRCC(Multi-Region Clock Capable) : 多区域时钟可用我使用过Xilinx厂商，Device Family为KINTEX-7系列下的Device Name为XC7K160T-2FFG676I的芯片同步时钟：在数字电路中，各个部分的操作都按照相同的时钟信号（通常具有相同的频率和相位）进行协调。

2024年01月19日
浏览(22)