4人竞赛数字抢答器vivado软件verilog代码ego1开发板

10月前作者：FPGA代码库分类：Toy博客阅读(43) 违法举报

这篇具有很好参考价值的文章主要介绍了4人竞赛数字抢答器vivado软件verilog代码ego1开发板。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

名称：4人竞赛数字抢答器vivado软件verilog代码ego1开发板

软件：VIVADO

语言：Verilog

代码功能：

数字抢答器的设计任务说明:

设计一个可供4人竞赛的数字抢答器。

(1)具有定时抢答功能,且一次抢答的时间由主持人设定,本抢答器的时间设定为60秒以内,当主持人启动“开始”开关后,定时器开始计时。

(2)设定的抢答时间内,选手可以抢答,抢答成功定时器停止工作,显示器上显示选手的号码和抢答时间。并保持到主持人按复位键

(3)抢答器开始时数码管显示序号0,选手抢答实行优先锁存,优先抢答选手的编号一直保持到主持人将系统清除为止。抢答后显示优先抢答者序号,并且不出现其他抢答者的序号。 (4)当设定的时间到,而无人抢答时,本次抢答无效,发出报警指示(可以用LED灯亮表示),并禁止抢答,定时器上显示00。主持人按动复位按钮后,抢答可以重新开始。

注:附加功能根据本人能力自行添加(如:自动积分、减分等等)

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在ego1开发板验证，开发板如下，其他开发板可以修改管脚适配：

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

代码下载：4人竞赛数字抢答器vivado软件verilog代码ego1开发板名称：4人竞赛数字抢答器vivado软件verilog代码ego1开发板（代码在文末下载）软件：VIVADO语言：Verilog代码功能：数字抢答器的设计任务说明:设计一个可供4人竞赛的数字抢答器。(1)具有定时抢答功能,且一次抢答的时间由主持人设定,本抢答器的时间设定为60秒以内,当主持人启动“开始”开关后,定时器开始计时。(2)设定的抢答时间内,选手可以抢答,抢答成功定时器停止工作,显示器上http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=314

1. 工程文件

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

2. 程序文件

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

3. 程序编译

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4. RTL图

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

5. 管脚分配

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

6. Testbench

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

7. 仿真图

整体仿真图

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

分频模块

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

抢答器控制模块

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

数码管显示模块

4人竞赛数字抢答器vivado软件verilog代码ego1开发板,fpga开发,抢答器,verilog,vivado,ego1

部分代码展示:文章来源地址https://www.toymoban.com/news/detail-753770.html

//4人抢答器
module responder_top
(
input clk,//100Mhz
input reset,//复位
input key_main_in,//主持人主控S0
input key_1_in,//抢答按键输入1
input key_2_in,//抢答按键输入2
input key_3_in,//抢答按键输入3
input key_4_in,//抢答按键输入4
output beep,//报警输出(LED)
output  [3:0] weixuan,//位选
output  [7:0] duanxian//段选
);
wire [2:0] cur_state;//当前状态
wire [7:0] time_down;//倒计时10_0
wire [3:0] responder_num;//抢答指示1~6
wire clk_1Hz;//1Hz
//抢答器控制模块
responder_ctrl i_responder_ctrl
(
. clk(clk),//50Mhz
. reset(reset),//高电平有效
. clk_1Hz(clk_1Hz),//1Hz时钟
. key_main_in(key_main_in),//主持人主控
. key_1_pos(key_1_in),//抢答按键输入1
. key_2_pos(key_2_in),//抢答按键输入2
. key_3_pos(key_3_in),//抢答按键输入3
. key_4_pos(key_4_in),//抢答按键输入4
. beep(beep),//蜂鸣器输出
. time_down(time_down),//倒计时
. cur_state(cur_state),
. responder_num(responder_num)//抢答指示1~6
);
//分频模块
div_1Hz i_div_1Hz
(
. clk(clk),//50M
. reset(key_main_in),//复位
. clk_1Hz(clk_1Hz)//1Hz时钟
);
//数码管显示模块
display i_display
(
. clk(clk),
. time_down(time_down),//倒计时10_0
. responder_num(responder_num),//抢答指示1~6
. weixuan(weixuan),//位选,高电平亮
. duanxian(duanxian)//段选,高电平亮
);
endmodule

到了这里，关于4人竞赛数字抢答器vivado软件verilog代码ego1开发板的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：

领支付宝红包赞助服务器费用

基于51单片机的4位竞赛抢答器的设计

设计编号：Q001 资料下载功能要求：以单片机为核心，设计一个4位竞赛抢答器：同时供4名选手或4个代表队比赛，分别用4个按钮S0～S4表示。 1.设置一个系统清除和抢答控制开关S，开关由主持人控制。 2.抢答器具有锁存与显示功能。即选手按按钮，锁存相应的编号，并在优先

2023年04月11日
浏览(42)
智能抢答器Verilog代码Quartus远程云端平台

名称：Quartus智能抢答器Verilog代码远程云端平台软件：Quartus 语言：Verilog 代码功能：设计要求 (1)设计语言为Veri1og,硬件开发平台为 Spartan-3E开发板。数码管显示倒计时5秒;每名选手抢到后由数码管显示其得分增加1,一共进行 (2)设计基于FPGA的智能抢答器的设计,要求有四

2024年01月21日
浏览(39)
fpga开发基于verilog HDL的四人抢答器

鱼弦：CSDN内容合伙人、CSDN新星导师、全栈领域创作新星创作者、51CTO(Top红人+专家博主) 、github开源爱好者（go-zero源码二次开发、游戏后端架构 https://github.com/Peakchen）智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。

2024年02月04日
浏览(49)
数字电路-八路抢答器的设计（proteus仿真）

要求设计一个数字系统，使其能够完成竞赛抢答的功能，八人参赛，每人各自控制一个按键开关作为抢答器。主持人可控制电路清除原有显示结果，并控制电路是否允许进行抢答。当主持人给出“开始”信号后，显示器显示倒计时（10秒），选手需在计时结束前进行抢答，主

2024年02月08日
浏览(46)
FPGA实现八位数字抢答器设计

八位数字抢答器设计要求：抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。设置一个系统清除和抢答控制开关S，该开关由主持人控制。抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在优先抢答选手的编号一直保持到主持人将系统清

2023年04月15日
浏览(70)
数字电路实验四：智力抢答器预实验报告

预习要求：预习要点： 1、复习D触发器有关知识，写出其状态方程。双D触发器74LS74各引脚排列及引脚功能，使能端如何处理？如何测试触发器74LS74逻辑功能好坏？(结合D触发器一节和抢答器一节预习），画出74LS175逻辑符号和管脚功能。 2、参考图3.6.1 ，画出设计原理图(实

2024年02月05日
浏览(50)
4人抢答器可加减分数Verilog代码Quartus 实验箱

名称：4人抢答器可加减分数Verilog代码Quartus 实验箱（文末获取）软件：Quartus 语言：Verilog 代码功能： 4人抢答器可加减分数 1、设计4人抢答器，通过4个按键抢答 2、具有重置按键，重置后重新开始抢答 3、抢答后蜂鸣器提示3秒，对应抢答指示灯亮 4、数码管显示抢答者序

2024年02月20日
浏览(60)
基于51单片机8位竞赛抢答器_倒计时可调+LED跑马灯

（程序+proteus仿真+报告） Proteus仿真版本：proteus 7.8 程序编译器：keil 4/keil 5 编程语言：C语言设计编号：Q006 资料下载链接 1、以单片机位核心，设计一个8位抢答器：同时供8名选手比赛，分别用6个按键表示； 2、无人抢答时，8个跑马灯循环点亮，数码管显示00； 3、设置一个

2024年02月09日
浏览(38)
八路抢答器设计

一、硬件设计单片机作为计算机的一个重要分支，其应用范围很广，发展也很快，它已成为在现代电子技术、计算机应用、网络、通信、自动控制与计量测试、数据采集与信号处理等技术中日益普及的一项新兴技术，应用范围十分广泛。抢答器由计数器、寄存器、集成定时器

2024年02月06日
浏览(86)
用FPGA实现多人抢答器

测试题目“三人抢答器” 要求：（1）答题开始后，由主持人按下“开始”键后进入抢答环节；（2）每人一个抢答按钮，有人抢答成功后，其他人再抢答无效；（3）当某人抢答成功时，抢答器系统发出半秒的低频音，并在数码管上显示该组别序号；（4）每个人初始分数

2024年02月04日
浏览(51)