[VIVADO] 集成逻辑分析仪(ILA)的4种使用方法

这篇具有很好参考价值的文章主要介绍了[VIVADO] 集成逻辑分析仪(ILA)的4种使用方法。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

目录

01 HDL代码实例化ILA IP核

02 Block Design添加ILA IP核

03 综合后添加Mark Debug

04 HDL中使用MARK_DEBUG

05 文章总结


大家好,这里是程序员杰克。一名平平无奇的嵌入式软件工程师。

在日常FPGA开发过程中,逻辑代码设计完成后,为了验证代码逻辑的正确性,优先使用逻辑仿真(modesim)进行验证。仿真验证通过后进行板级验证时,使用逻辑分析仪进行分析和验证逻辑是否正确。FPGA两大主流厂商的软件集成逻辑分析仪供使用,Altera的Quartus自带SignalTap、Xilinx的Vivado自带ILA逻辑调试工具。

本篇总结和分享在Xilinx编译工具Vivado环境下,使用内嵌的逻辑分析仪(ILA)的4种方法:

  • HDL代码实例化ILA IP核

  • Block Design添加ILA IP核

  • Synthesis后对Nets执行Mark Debug操作

  • 在HDL代码中使用属性关键字mark_debug


本文以"LED每0.5s间隔亮灭"工程为例,观测led[0]信号以及led_cnt[24:0]时钟计数信号,演示ILA使用的4种方法以及相关的注意事项。

01 HDL代码实例化ILA IP核

  • 在IP Catalog中搜索ILA,然后双击该IP核进行配置。

vivado逻辑分析仪的使用,FPGA,fpga开发

  • 本示例中led[0]、led_cnt[24:0]信号位宽分别为1、25bit,具体配置如下所示;配置完成后,点击“OK”;在弹出的界面点击“Generate”完成IP核的配置和生成。

vivado逻辑分析仪的使用,FPGA,fpga开发

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  • 在Verilog代码中对刚生成的ILA核进行实例化,在具体代码添加例化代码,如下所示:

ila_0 ila_0_inst0 (
  .clk     (clk    ),     // input wire clk
  .probe0  (led    ),     // input wire [0:0]  probe0  
  .probe1  (led_cnt)      // input wire [24:0]  probe1
);
  • 综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

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特别说明:对于纯FPGA工程,杰克推荐该方式去使用ILA;


02 Block Design添加ILA IP核

在Vivado中,除了使用HDL语言去描述设计,还可以通过Block Design图形化连接的方式进行设计。7系列的软核MicroBlaze、带硬核的SOC芯片(ZYNQ、MPSOC等)的设计都是通过Block和HDL相结合来描述设计。本文仍以纯FPGA方式来说明在Block Design中使用ILA核(纯FPGA开发不建议)。ILA使用操作如下:

  • 创建/打开Block Design,在Diagram界面,点击“+”按钮,搜索ILA,然后双击该IP核进行配置。

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  • 参数配置的方式与上一小节一致,这里不作赘述。不同之处是在Block Design中使用ILA核,ILA核的实例化HDL代码会自动生成到Block Design文件中。

  • 综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

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特别说明:

带MicroBlaze软核/ARM硬核的FPGA的复杂设计中,模块接口的信号观测ILA使用该方法;模块内部信号的观测ILA使用上一小节的方式;两者可结合使用


03 综合后添加Mark Debug

  • 对工程执行综合,综合完成后,找到要观测的信号的Nets,右键选择“Mark Debug”;

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  • 要观测信号的Nets选择并设置完成后,点击“Set Up Debug”;按照下面步骤配置Debug ILA参数;

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  • Debug ILA配置完成后,保存SYNTHESIZED DESIGN后会在约束文件(.xdc)中生成ILA的配置约束,如下图所示:

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  • 综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

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特别说明:mark_debug仅可以对Nets类型进行操作,不能对Cells操作;


04 HDL中使用MARK_DEBUG

  • MARK_DEBUG描述

vivado设计IDE提供了一些属性供开发者使用,本篇推文主要是描述MARK_DEBUG属性约束的使用和注意事项。详细可参考UG912文档的内容。使用MARK_DEBUG的条件如下:

  • 约束对象必须是Nets类型

  • 在Nets信号的顶端声明处进行约束

vivado提供了包括Verilog、VHDL、XDC三种语法。三种语法如下所示:

//Verilog语法
约束语法:
(* MARK_DEBUG="value" *) 
#value = true/flase
使用示例:
(* MARK_DEBUG="true" *) output wire led;
(* MARK_DEBUG="true" *) reg [24:0] led_cnt;


//VHDL语法
约束语法:
声明: attribute MARK_DEBUG : string;
语法: attribute MARK_DEBUG of signal_name : signal is "value";
//signal_name-内部信号, value = TRUE/FALSE
使用示例:
signal led : std_logic;
attribute MARK_DEBUG : string;
attribute MARK_DEBUG of led : signal is "TRUE";


//XDC语法
约束语法: 
set_property MARK_DEBUG value [get_nets <net_name>] 
#value = TRUE/FLASE
#net_name-是信号名
使用示例:
set_property MARK_DEBUG TURE [get_nets led];
  • 使用MARK_DEBUG标记生成ILA观测信号步骤

    • 在led[0]、led_cnt[24:0]信号的顶端声明处进行约束,省略代码如下:

module led_top(
    input   wire    clk_i,
    input   wire    rst_n,
    (* MARK_DEBUG="true" *) output  wire    led_o
)
;
...
(* MARK_DEBUG="true" *) reg [24:0] led_cnt;
...
endmodule
    • 执行综合操作,综合完成后,打开综合设计,然后点击“Set Up Debug”;

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    • 按照下面步骤配置Debug ILA参数;

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  • Debug ILA配置完成后,保存SYNTHESIZED DESIGN后会在约束文件(.xdc)中生成ILA的配置约束,如下图所示:

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    • 综合、实现、生成bit后写到FPGA芯片便可观测到信号(此处不做演示)。

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特别说明:

MARK_DEBUG约束标记会阻止Vivado对该信号以及下级信号的优化。因此,在逻辑验证完成后,要删除Mark_DEBUG约束标记或者将其失能。


05 文章总结

上面总结和分享了4种Vivado下使用ILA的方法。杰克更推荐使用前面两种实例化的方法去使用ILA IP核。对于纯FPGA HDL开发,配置生成ILA核并在HDL代码中实例化使用便可;对于软核/硬核的FPGA开发,在Block模块外部接口信号通过添加ILA核,Block模块内部信号则在HDL代码中实例化ILA核,两者结合使用。

参考文档:

vivado Design Suite Properties Reference Guide(UG912)

integrated Logic Analyzer V6.2 Product Guide(PG172)文章来源地址https://www.toymoban.com/news/detail-753842.html

到了这里,关于[VIVADO] 集成逻辑分析仪(ILA)的4种使用方法的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

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