1. Toy模板网首页
  2. > Toy博客

Xilinx FPGA管脚约束语法规则（UCF和XDC文件）

9月前 作者：whik1194 分类：Toy博客 阅读(45) 违法举报

这篇具有很好参考价值的文章主要介绍了Xilinx FPGA管脚约束语法规则（UCF和XDC文件）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

本文介绍ISE和Vivado管脚约束的语句使用，仅仅是管脚和电平状态指定，不包括时钟约束等其他语法。

ISE使用UCF文件格式，Vivado使用XDC文件，Vivado中的MIG_DDR管脚也是使用的UCF文件。

1. ISE环境（UCF文件）

ISE开发环境可以使用图形化分配界面PlanAhead工具，本文介绍手动编写约束语句的方式。

信号的管脚和电平使用两条语句分别进行约束：

NET "clk" LOC = T8;
NET "led<0>" LOC = D22;
NET "led<1>" LOC = D20;

NET "clk" IOSTANDARD = LVCMOS33;
NET "led<0>" IOSTANDARD = LVCMOS33;
NET "led<1>" IOSTANDARD = LVCMOS33;

信号的管脚和电平合并成一条语句同时约束：

NET clk LOC = T8| IOSTANDARD = "LVCMOS33"; 

NET led<0> LOC = D22 | IOSTANDARD = "LVCMOS33"; 
NET led<1> LOC = D20 | IOSTANDARD = "LVCMOS33";

2. Vivado环境（XDC文件）

使用两条语句分别约束管脚和电平标准：

set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports key[0]]
set_property IOSTANDARD LVCMOS33 [get_ports key[1]]

set_property PACKAGE_PIN U7 [get_ports clk]
set_property PACKAGE_PIN V9 [get_ports key[0]]
set_property PACKAGE_PIN Y8 [get_ports key[1]]

使用一条语句同时约束管脚和电平标准：文章来源地址https://www.toymoban.com/news/detail-754768.html

set_property -dict {PACKAGE_PIN U7 IOSTANDARD LVCMOS33} [get_ports clk]
set_property -dict {PACKAGE_PIN V9 IOSTANDARD LVCMOS33} [get_ports key[0]]
set_property -dict {PACKAGE_PIN Y8 IOSTANDARD LVCMOS33} [get_ports key[0]]

到了这里，关于Xilinx FPGA管脚约束语法规则（UCF和XDC文件）的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处： 如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：
领支付宝红包 赞助服务器费用

相关文章

  • 基于xilinx 7系列fpga的xdc代码，获取fpga内部温度、各电压值

    2024年01月16日
    浏览(53)
  • FPGA_学习_05_管脚约束

    FPGA_学习_05_管脚约束

    前言：就初学管脚约束相关知识而言，内容还不足以构成饱满的文章。 但管脚约束是一个独立的内容，它是值得有一篇单独的博客的。若后续学习了管脚约束新的知识，则进一步扩充本篇博客内容。 Vivado的管脚约束文件用XDC 编写的，下面介绍XDC基础语法，普通IO口只需约束

    2024年02月16日
    浏览(35)
  • 【Xilinx FPGA】DDR3 MIG 时钟管脚分配

    【Xilinx FPGA】DDR3 MIG 时钟管脚分配

    之前在验证 FPGA 板卡的芯片管脚时，所用的测试工程使用内部 PLL 生成的时钟作为 DDR3 的参考时钟。后来尝试将参考时钟改为外部 100M 晶振时钟，发现 MIG IP 配置工具找不到相应管脚，于是学习并梳理了 Xilinx DDR3 MIG IP 时钟管脚的分配规则，在这里做个记录。   目录 1 MIG 时钟

    2024年02月06日
    浏览(46)
  • xilinx FPGA ROM IP核的使用（VHDL&ISE）

    xilinx FPGA ROM IP核的使用（VHDL&ISE）

    目录 1.新建工程之后 建一个ip核文件： 2.编写顶层文件或者激励文件：（一定一定点击下面这个例化模板 去对ip核进行例化） 3.查看rtl图：   4编写测试文件： 5.仿真图： 工程下载链接：https://download.csdn.net/download/qq_43811597/86488775       根据所存数据的最大值来设置数据位宽

    2024年02月08日
    浏览(46)
  • xilinx FPGA FIFO IP核的使用（VHDL&ISE）

    xilinx FPGA FIFO IP核的使用（VHDL&ISE）

    1.新建工程和ip核文件 下图显示了一个典型的写操作。拉高WR_EN，导致在WR_CLK的下一个上升边缘发生写入操作。因为FIFO未满，所以WR_ACK输出1，确认成功的写入操作。当只有一个附加的单词可以写入FIFO时，FIFO会拉高ALMOST_FULL标志。当ALMOST_FULL拉高之后，一个附加的写入将导致

    2024年02月03日
    浏览(52)
  • xilinx7系列FPGA上电flash模式选择，及CFGBVS管脚电平选择

    xilinx7系列FPGA上电flash模式选择，及CFGBVS管脚电平选择

    xilinx7系列FPGA上电flash模式选择，主要是控制mode管脚电平。详情见下图：  若FPGA配置flash为spi flash类型，mode【2:0】=001；FPGA配置flash为bpi flash类型,mode【2:0】=010。 FPGA上电读bpi flash时序如图： FPGA上电读spi flash x1模式时序如图： Configuration Banks Voltage Select （ CFGBVS ） 配置组电压

    2024年02月16日
    浏览(58)

  • xilinx FPGA IOB约束使用以及注意事项

    在xilinx FPGA中，IOB是位于IO附近的寄存器，是FPGA上距离IO最近的寄存器，同时位置固定。当你输入或者输出采用了IOB约束，那么就可以保证从IO到达寄存器或者从寄存器到达IO之间的走线延迟最短，同时由于IO的位置是固定的，即存在于IO附近，所以每一次编译都不会造成输入或

    2024年02月04日
    浏览(51)
  • Xilinx FPGA SPIx4 配置速度50M约束语句（Vivado开发环境）

    Xilinx FPGA SPIx4 配置速度50M约束语句（Vivado开发环境）

    qspi_50m.xdc文件： 等同于图形化配置方式：

    2024年02月22日
    浏览(61)
  • Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错，如何在不重新Implentation情况下生成bit？

    Vivado Error问题之[DRC NSTD-1][DRC UCIO-1] FPGA管脚约束问题导致生成bit时报错，如何在不重新Implentation情况下生成bit？

    [DRC NSTD-1] Unspecified I/O Standard: 1 out of 9 logical ports use I/O standard (IOSTANDARD) value \\\'DEFAULT\\\', instead of a user assigned specific value.  This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it i

    2024年01月19日
    浏览(55)
  • Vivado XDC约束与时序优化（一）

    Vivado XDC约束与时序优化（一）

    摘要：有关xdc约束、时序优化的文章很多，并不重头开始介绍，仅仅记录一下在实际工程中遇到的情况。时序不好是非常正常的现象，此时需要进行大量的约束。我认为时序约束的难点其实更多的是在，有时候约束一条路径之后导致了功能出现异常。此时不得不采取其它的方

    2023年04月14日
    浏览(80)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包，优惠每天领

二维码1

领取红包

二维码2

领红包