实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记

这篇具有很好参考价值的文章主要介绍了实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

实验四  QUARTUS开发环境实验

一、实验目的

1、通过实验,能熟悉QUARTUS开发环境,能够掌握QUARTUS的原理图输入法设计电路,掌握使用相关仿真工具进行功能和时序仿真的方法;

2、通过实验,加深对全加器电路的理解,并能使用QUARTUS的原理图输入法完成全加器的设计,并能在QUARTUS中完成相关的仿真验证;

二、实验原理

1、半加器、全加器的功能表见教材相关章节;

2、使用QUARTUS的原理图输入法完成半加器、全加器的设计,并能在QUARTUS中完成相关的仿真验证;

三、实验设备和器材

电脑、QUARTUS集成开发环境。

四、实验内容和步骤

4.1 半加器

在QUARTUS器件库选择相关器件,完成下面实验内容;

        1.写出1位半加器的功能表,设计出1位半加器的逻辑电路图(预习时自行完成);

        2.在QUARTUS中使用原理图输入法,完成1位半加器电路的设计;

        3. 在QUARTUS中完成对所设计1位半加器电路的功能仿真和时序仿真;

4.2  1位全加器

在QUARTUS器件库选择相关器件,完成下面实验内容;

        1.写出1位全加器的功能表,设计出1位全加器的逻辑电路图,要求使用4.1所设计的半加器实现(预习时自行完成);

        2.在QUARTUS中使用原理图输入法,完成1位全加器电路的设计;

        3. 在QUARTUS中完成对所设计1位全加器电路的功能仿真和时序仿真;

4.3  4位全加器

在QUARTUS器件库选择相关器件,完成下面实验内容;

        1.写出4位全加器的功能表,设计出4位全加器的逻辑电路图,要求使用4.2所设计的半加器实现(预习时自行完成);

        2.在QUARTUS中使用原理图输入法,完成4位全加器电路的设计;

        3. 在QUARTUS中完成对所设计4位全加器电路的功能仿真和时序仿真;

五、实验记录和实验结果

5.1 半加器

        1.给出1位半加器的功能表,并给出设计出的1位半加器(请预习时完成)实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

        2.给出QUARTUS中使用原理图输入法实现1位半加器设计过程及电路

 实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

3.在所设计电路基础上,设计合理的输入信号,实现对所设计电路的功能仿真和时序仿真,要求简要说明仿真和验证思路,记录验证电路和输入信号,仿真结果及结论

功能仿真:

 实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

据图可知功能仿真符合半加器功能表

时序仿真:

实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

据图可知时序仿真符合半加器功能表

所以半加器仿真成功

5.2 1位全加器

1.给出1位全加器的功能表,并给出设计出的1位全加器,要求使用前面设计的半加器(请预习时完成)

实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

2.给出QUARTUS中使用原理图输入法实现1位全加器设计过程及电路

实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

3.在所设计电路基础上,设计合理的输入信号,实现对所设计电路的功能仿真和时序仿真,要求简要说明仿真和验证思路,记录验证电路和输入信号,仿真结果及结论

功能仿真:

 实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

据图可知功能仿真符合全加器功能表

时序仿真:

 实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

据图可知时序仿真符合全加器功能表。

所以全加器仿真成功。

5.3 4位全加器

1.给出4位全加器的功能表,并给出设计出的4位全加器,要求使用前面设计的半加器(请预习时完成)

实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

 实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

2.给出QUARTUS中使用原理图输入法实现4位全加器设计过程及电路

实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

3.在所设计电路基础上,设计合理的输入信号,实现对所设计电路的功能仿真和时序仿真,要求简要说明仿真和验证思路,记录验证电路和输入信号,仿真结果及结论

功能仿真:

实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

据图可知功能仿真符合四位全加器功能表。

时序仿真:

实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记,QUARTUS学习,学习,笔记,fpga开发

据图可知时序仿真符合四位全加器功能表。

所以四位全加器仿真成功。

六、实验预习要求

  1. 实验前认真阅读本实验指导;
  2. 熟悉quartus中相关操作及相关器件。
  3. 完成四和五中要求预习时完成的内容。

七、思考题。

在quartus完成对组合逻辑电路设计、功能仿真及验证的有哪些步骤?

1.根据任务的要求,列出真值表;

2.用卡诺图或代数化简法求出最简的逻辑表达式;

3.根据表达式,画出逻辑电路图,用标准器件构成电路;

4.最后,用实验来验证设计的正确性。文章来源地址https://www.toymoban.com/news/detail-755297.html

到了这里,关于实验四 QUARTUS开发环境实验 设计半加器、全加器和四位全加器 blueee的学习笔记的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 基于Quartus件完成1位全加器的设计及4位全加器的设计

    (1)、半加器的设计 半加器: 指对输入的两个一位二进制数相加a与b,输出一个结果位sum和进位cout 半加器真值表: a b sum cout 0 0 0 0 1 0 1 0 0 1 1 0 1 1 0 1 半加器输出表达式: 项目创建: 打开Quartus创建新项目: 设置项目路径及名称(adder4位实验名命名): 选择芯片(EP4CE115

    2024年02月05日
    浏览(26)
  • 【基础知识】~ 半加器 & 全加器

    半加器,就是不考虑进位的加法器,只有两个输入和两个输出:输入A和B,输出和数sum和进位cout,半加器真值表如下: 全加器就是在半加器的基础上引入一个进位输入,总共三个输入两个输出。全加器真值表如下: 这里的输出一共有两个,一个sum,一个进位cout。sum的值是

    2024年02月11日
    浏览(28)
  • FPGA—基于Quartus软件设计全加器

    本篇博客主要是基于Quartus软件件完成一个1位全加器的设计,分别采用:1)原理图输入 以及 2)Verilog编程 这两种设计方法。开发板基于Intel DE2-115。 1、半加器 1、定义: 半加器是能够对两个一位的二进制数进行相加得到半加和以及半加进位的组合电路。 2、真值表: A,B表示

    2024年02月06日
    浏览(30)
  • 加法器、半加器、全加器、超前进位加法器

    简单来讲,半加器不考虑低位进位来的 进位值 ,只有两个输入,两个输出。由一个与门和异或门构成. 真值表: 输入 输出 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 半加器不考虑低位向本位的[进位],因此它不属于[时序逻辑电路],有两个输入端和两个输出。 设加数(输入端)为A、B

    2024年02月02日
    浏览(40)
  • CMOS 半加器和全加器&&数字集成电路&& Cadence Virtuoso

    NOR: NAND: 最重要的反相器: NOR: NAND: 最简单的反相器: 好,现在开始设计半加器 我是默认你是懂半加器原理的 这里先放一个模块间连线: 然后shift+f看细节图: 这里一个小技巧: 如果发生导线交叉,可以换个材料,否则就会短路。 直接看Schematic吧 到这里,应该能生成

    2024年02月13日
    浏览(34)
  • FPGA编程入门——基于Quartus件完成一个1位全加器的设计

    基于Quartus件完成一个1位全加器的设计,分别采用:1)原理图输入 以及 2)Verilog编程 这两种设计方法。开发板基于Intel DE2-115。 在此基础上,用原理图以及Verilog 编程两种方式,完成4位全加器的设计,对比二者生成的 RTL差别;使用modelsim验证逻辑设计的正确性,并在DE2-115开

    2024年02月05日
    浏览(43)
  • FPGA:什么是半加器?什么是全加器?多比特数据相加怎么求?如何用面积换速度?

    在FPGA中计算两个数据相加和C语言中的加法不太一样,在FPGA中是二进制相加,要考虑数据的进位、数据时单比特还是多比特,数据若位宽过大引起的时延该怎么解决,本文就对以上问题进行梳理 另外我想挖个新坑,把HDLBits中的内容整理一下,就从加法器进行入手,等写好了

    2024年02月03日
    浏览(22)
  • # Quartus实现四位全加器

    1.首先将之前做的一位全加器作为模块选择File-Create/Update-CreateSymbolFilesforCurrentFile 选择File-New-Block Diagram/Schematic File 选择元件(四个fulladder,两个input,两个output,两个gnd) 原理图如下(注意标注输入输出名和分支名) 编译成功后选择tool-Netlist Viewers-RTL Viewer得到电路图如下

    2024年02月08日
    浏览(34)
  • Quartus实现一位全加器

    真值表 A B C0 S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 表达式 S=A⊕B C=AB 真值表 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 表达式 Sum=Ain⊕Bin⊕Cin Cout=(Ain⊕Bin)⋅Cin+AinBin=(AinBin)∣(BinCin)∣(AinCin) 选择File-New Project Wizard 设置项目路径和项目名 按个人需求选择芯片

    2024年02月08日
    浏览(32)
  • 北邮数电实验作业参考 #利用74LS138实现全加器

    各位好我是Toporanger  本人只会写代码 不会教人 毕竟自己的代码也是改来改去最终成功的 如果有不够精简的地方还请见谅  我会先贴下代码 然后贴上管脚的绑定图  无论是拿来救急还是作为参考都希望帮助到你们 题目: 1.  用 Verilog HDL 设计一个 3-8 译码器 74LS138 ,并用该译码

    2024年04月22日
    浏览(27)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包