专栏前言
本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网文章来源：https://www.toymoban.com/news/detail-755538.html
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`timescale 1ns/1ns
module count_module(
input clk,
input rst_n,
input set,
input [3:0] set_num,
output reg [3:0]number,
output reg zero
);
reg [3:0] cnt ;
always @ (posedge clk or negedge rst_n) begin
if (~rst_n) cnt <= 0 ;
else cnt <= set ? set_num : cnt + 1 ;
end
always @ (*) begin
if (~rst_n) zero <= 0 ;
else zero <= number == 0 ;
end
always @ (posedge clk or negedge rst_n) begin
if (~rst_n) number <= 0 ;
else number <= cnt ;
end
endmodule到了这里，关于「Verilog学习笔记」可置位计数器的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！
