Verilog基础语法（6）之initial块-Toy模板网

这篇具有很好参考价值的文章主要介绍了Verilog基础语法（6）之initial块。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

语法格式

initial块可以理解为一个初始化块，在initial的起始位置的语句在0时刻即开始执行，之后如果遇到延时，则延时之后执行接下来的语句。其语法如下：

initial
	[single statement]

initial begin
	[multiple statements]
end

如果initial中有多条语句，则置于begin …end之间。

initial块的作用

初始块是不可综合的，因此不能将其转化为带有数字元素的硬件原理图。因此初始块除了在仿真中使用外，并没有太大的作用。这些块主要用于初始化变量和用特定的值驱动设计端口。

注意：在芯片逻辑设计中，initial块确实只能用于行为仿真，但是在FPGA设计中，简单的使用initial进行变量的初始化是可以综合的。
例如：

reg a, b, c;

initial begin
a = 0;
b = 0;
c = 0;
end

但我们更多地在变量定义时刻就进行了初始化，这是推荐的用法。
例如：

reg a = 0;

或者使用复位信号进行初始化，但这会增加综合布线的负担，可以有意识的减少，除非不得不。
例如：

reg a;

always@(posedge i_clk) begin
	if(i_rst) begin
		a <= 0;
	end

end

initial块的开始和结束

在仿真开始时，在时间0单位开始一个初始块。在整个仿真的过程中，这个代码块只执行一次。一旦initial块中的所有语句被执行，initial块的执行就结束了。

如果initial块中就一条语句，那么开始也是结束，语句执行完就结束这个initial块，如：
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给信号b分配了一些值，但是这只发生在执行前一条语句的10个时间单位之后。这意味着a首先被分配给给定的值，然后在10个时间单位之后，b被分配给0。