在 Verilog 中，敏感列表（Sensitive List）指的是在 always 语句块中使用时钟信号的列表。敏感列表用于指定 always 块所监控的输入信号，在这些信号状态发生变化时，always 块会被触发执行。
在 Verilog 中，always 块有两种敏感列表：
- 电平敏感列表（Level-Sensitive List）：较早的 Verilog 标准中使用。电平敏感列表包含一组电平敏感信号名称，以逗号分隔。当其中任何一个信号的值发生变化时，always 块会被触发执行。
- 时序敏感列表（Edge-Sensitive List）：较新的 Verilog 标准中引入。时序敏感列表包含时钟信号和可选的上升沿或下降沿标识。当时钟信号的上升沿或下降沿到达时，always 块才会被触发执行。
例如，以下代码使用时序敏感列表实现了一个 D 触发器：
verilog复制代码
module dff(input d, input clk, output reg q); always @(posedge clk) begin q <= d; end endmodule
在该代码中，always 语句块中的敏感列表包含了时钟信号 clk 的上升沿。这意味着只有在时钟信号 clk 上升沿到达时，always 块才会被触发执行。在该实例中，D 触发器可以根据上一个时钟周期中输入信号的值来更新输出信号的值。文章来源：https://www.toymoban.com/news/detail-767258.html
需要注意的是，敏感列表的使用可以影响电文章来源地址https://www.toymoban.com/news/detail-767258.html
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