FPGA 后仿（基于VIVADO和ISE编译库）-Toy模板网

这篇具有很好参考价值的文章主要介绍了FPGA 后仿（基于VIVADO和ISE编译库）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

Xilinx 的vivado后仿或者综合后功能仿真支持各种主流仿真器包括vcs，ies(ncverilog)，modelsim等。本文描述的是基于Xilinx FPGA的综合库进行网表的功能仿真或者后仿真的总结。重点是如何提取FPGA的std cell仿真模型和SDF，以及如何利用主流仿真器进行后仿。
一、采用第三方仿真器通常需要以下几个步骤：
1、 compile生成对应仿真器的仿真库(以ncverilog功能仿真为例)
打开tcl console，tcl command如下：
compile_simlib –simulator ies –directory ./ies_lib –library unisim
ise生成sdf文件,fpga开发

2、生成仿真脚本
ise生成sdf文件,fpga开发

生成的主脚本如下：
ise生成sdf文件,fpga开发

通过稍加修改之后就可以运行。
3、生成综合或者PR网表
该步骤是跑完综合之后，点击open synthesized design，在tcl console输入：
Write_verilog -mode funcsim <NL_name>.v -force
注意，该步骤生成的网表只能用于网表的功能仿真，不能用于带sdf的时序仿真。
二、后仿、时序仿真还需要生成sdf和PR之后的网表，步骤如下：
1、生成带时序的仿真库：simprim
compile_simlib –simulator ies –directory ./ies_lib –library simprim –library unisim
2、生成脚本（方法同功能仿真）
4、生成网表和sdf
该步骤是跑完PR之后，点击open implement design，在tcl console输入：
Write_verilog -mode timesim -sdf_anno 1 -sdf_file <sdf_file_name>.sdf <NL_name>.v -force
注意，-sdf_anno一定设成1，否则时序不会反标到网表上。
Write_sdf <sdf_file_name>.sdf
5、脚本（uvm VIP平台下）
ise生成sdf文件,fpga开发