Xilinx Zynq-7000系列FPGA任意尺寸图像缩放，提供两套工程源码和技术支持
1、前言
没玩过图像缩放都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。
目前市面上主流的FPGA图像缩放方案如下：
1：Xilinx的HLS方案，该方案简单，易于实现，但只能用于Xilinx自家的FPGA；
2：非纯Verilog方案，大部分代码使用Verilog实现，但中间的fifo或ram等使用了IP，导致移植性变差，难以在Xilinx、Altera和国产FPGA之间自由移植；
3：纯Verilog方案；
本文使用Xilinx Zynq7000系列FPGA Zynq7020实现HLS图像缩放，输入视频源采用OV5640摄像头模组；FPGA采集OV5640摄像头视频DVP转RGB888，调用Zynq软核的片内i2c控制器将OV5640配置为1280x720@30Hz分辨率；然后调用Xilinx官方的Video In to AXI4-Stream IP核将RGB视频流转换为AXI4-Stream视频流；添加自定义的HLS图像缩放IP核，将输入视频进行任意尺寸图像缩放操作，该操作通过Zynq软核SDK软件配置，其本质为通过AXI_Lite 做寄存器配置；然后调用Xilinx官方的VDMA IP将视频做PS侧DDR3的视频缓存操作，调用Zynq将VDMA配置为三帧缓存，其本质为通过AXI_Lite 做寄存器配置；然后调用Xilinx官方的Video Timing Controller IP和AXI4-Stream to Video Out IP将AXI4-Stream视频流转换为RGB视频流；然后添加自定义的HDMI发送IP将RGB视频转换为TMDS的差分视频送显示器显示，或然后添加自定义的LCD发送IP将RGB视频转换为LCD的RGB视频送LCD显示；
提供两套vivado2019.1版本的工程源码和技术支持，两套工程的区别在于输出方式不同，详情如下：
第一套vivado工程源码：输入，OV5640摄像头；输出，HDMI显示器；
第二套vivado工程源码：输入，OV5640摄像头；输出，LCD显示器；
本博客详细描述了Xilinx Zynq7000系列FPGA任意尺寸图像缩放的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；整个工程调用Zynq软核做IP的配置，Zynq的配置在SDK里以C语言软件代码的形式运行，所以整个工程包括FPGA逻辑设计和SDK软件设计两部分，需要具备FPGA和嵌入式C语言的综合能力，不适合初学者或者小白；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；
给读者的一封信
FPGA作为当今热门行业，入行门槛很高，工资待遇不错，一时间引无数英雄尽折腰，但很多初学者甚至工程师都还有很多误区，现给读者一封信如下：
1、矮要承认挨打站稳
要学FPGA，甚至吃这碗饭，每个人都是从零基础开始的，你对自己有自信，认为你行，就自学；你不自信，就找别人学；和古代拜师学艺是一回事儿；首先思维要符合逻辑；
2、基础问题需要自己解决
最基础的知识，比如：verilog语法、vivado工具使用、模电数电基础常识、电脑使用、计算机基本结构。。。这些基础知识在网上都是免费的，既有文字资料也有视频资料；这些基础知识你一定要具备，因为这是你能获得的性价比最高的东西了，首先它免费；其次它简单，只需要你花时间，不需要花脑子；最后它重要，这是你干FPGA的基础；
3、有了源码等于零
你可能认为，我有了源码就能做项目了，我可以肯定的告诉你，该醒醒了；原子弹的详细原理和原料配方甚至生产工艺流程在网上都是公开的，为啥全世界就那联合国几大流氓能造出来的？同样的，源码给你，你看得懂吗？你知道怎么用吗？看不懂不会用的源码，跟废物有什么区别？你需要的是源码+工程，最完美的是源码+工程+技术支持；有了源码，就有了可开发的底层架构，有了工程就知道源码或者模块怎么使用，有了技术支持就可以根据源码修改开发自己的项目；
4、先学会爬在学会跑
对于初学者，没有资格研究代码，你首先需要做的是对工程进行复现；比如给你一个图像的工程，你首先在自己的开发板上复现这个工程的功能，然后再去阅读理解代码，然后对代码的功能部分做小幅修改，比如改一下接口，增加几个输出接口，比如加一个LED输出；小幅修改后再慢慢增加修改幅度，以符合自己的需求；
5、学FPGA要不求甚解
学FPGA要不求甚解，甚至不需要理解，这句话咋听着有点不符合逻辑呢？对于很多功能性模块而言，你不需要理解它怎么实现的，你只需要知道怎么使用它，比如一个图像缩放模块，这种东西都是很老的知识，以你目前的知识水平，该模块的代码你怎么看也看不懂的，但你只要知道怎么使用它就行了，知道怎么使用，就能做项目，就能在公司呆下去了，原因很简单，老板招你来是干活儿的，不是招你来学习的，那是学校的事儿；如果要等什么都懂了才干活儿，那公司早垮了，学FPGA就是在实践中学习，先上前线去干活，边干边学，在实践中遇到问题，并主动去查资料问大佬理解问题，才是成长最快的，而不是一味的咬文嚼字刨根问底；
FPGA就业高端项目培训计划
鉴于目前的FPGA就业和行业现状，本博推出了FPGA就业高端项目培训：纯verilog图像缩放 工程解决方案的计划，该计划旨在让一部分人先学会FPGA纯verilog图像缩放，提高从业者的技术水平和工资待遇，详细计划如下：
FPGA就业高端项目培训计划细节：
1、我发你上述17套工程源码和对应的工程设计文档网盘链接，你保存下载，作为培训的核心资料；
2、你根据自己的实际情况安装好对应的开发环境，然后对着设计文档进行浅层次的学习；
3、遇到不懂的随时问我，包括代码、职业规划、就业咨询、人生规划、战略规划等等；
4、每周末进行一次腾讯会议，我会检查你的学习情况和面对面沟通交流；
5、你可以移植代码到你自己的FPGA开发板上跑，如果你没有板子，你根据你自己的需求修改代码后，编译工程，把bit发我，我帮你下载到我的板子上验证；
免责声明
本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。
2、相关方案推荐
FPGA图像处理方案
我的主页目前有FPGA图像处理专栏，改专栏收录了我目前手里已有的FPGA图像处理方案，包括图像缩放、图像识别、图像拼接、图像融合、图像去雾、图像叠加、图像旋转、图像增强、图像字符叠加等等；以下是专栏地址：
点击直接前往
FPGA图像缩放方案
我的主页目前有FPGA图像缩放专栏，改专栏收录了我目前手里已有的FPGA图像缩放方案，从实现方式分类有基于HSL实现的图像缩放、基于纯verilog代码实现的图像缩放；从应用上分为单路视频图像缩放、多路视频图像缩放、多路视频图像缩放拼接；从输入视频分类可分为OV5640摄像头视频缩放、SDI视频缩放、MIPI视频缩放等等；以下是专栏地址：
点击直接前往
3、设计思路详解
本文使用Xilinx Zynq7000系列FPGA Zynq7020实现HLS图像缩放，输入视频源采用OV5640摄像头模组；FPGA采集OV5640摄像头视频DVP转RGB888，调用Zynq软核的片内i2c控制器将OV5640配置为1280x720@30Hz分辨率；然后调用Xilinx官方的Video In to AXI4-Stream IP核将RGB视频流转换为AXI4-Stream视频流；添加自定义的HLS图像缩放IP核，将输入视频进行任意尺寸图像缩放操作，该操作通过Zynq软核SDK软件配置，其本质为通过AXI_Lite 做寄存器配置；然后调用Xilinx官方的VDMA IP将视频做PS侧DDR3的视频缓存操作，调用Zynq将VDMA配置为三帧缓存，其本质为通过AXI_Lite 做寄存器配置；然后调用Xilinx官方的Video Timing Controller IP和AXI4-Stream to Video Out IP将AXI4-Stream视频流转换为RGB视频流；然后添加自定义的HDMI发送IP将RGB视频转换为TMDS的差分视频送显示器显示，或然后添加自定义的LCD发送IP将RGB视频转换为LCD的RGB视频送LCD显示；
提供两套vivado2019.1版本的工程源码和技术支持，两套工程的区别在于输出方式不同，详情如下：
第一套vivado工程源码：输入，OV5640摄像头；输出，HDMI显示器；
第二套vivado工程源码：输入，OV5640摄像头；输出，LCD显示器；
第一套vivado工程源码设计框图如下：
第二套vivado工程源码设计框图如下：
框图解释：箭头表示数据流向，箭头内文字表示数据格式，箭头外数字表示数据流向的步骤；
HLS 图像缩放介绍
由于工程所用到的IP都是常用IP，所以这里重点介绍一下HLS图像缩放IP；
支持最大分辨率：1920x1080@60Hz；但可以修改HLS源码增大分辨率，前提是你的FPGA逻辑资源要够大；
输入视频格式：AXI4-Stream；
输出视频格式：AXI4-Stream；
需要SDK软件配置，其本质为通过AXI_Lite 做寄存器配置；目前只适用于Xilinx Zynq7000系列FPGA使用，但可以修改HLS工程的器件类型来适应其他器件，比如Artix7、Kintex7等等；
提供自定义的配置API，通过调用该库函数即可轻松使用，具体参考SDK代码；
提供HLS工程源码，可任意修改，HLS版本为2019.1；
模块占用的FPGA逻辑资源如下：
请谨慎评估你的FPGA资源情况；
4、工程代码1：图像缩放 HDMI 输出
PL 端 FPGA 逻辑设计
开发板FPGA型号：Xilinx–Zynq7020–xc7z020clg400-2；
开发环境：Vivado2019.1；
输入：OV5640摄像头，分辨率1280x720p；
输出：HDMI，1080P分辨率下的有效区域显示；
工程作用：Xilinx Zynq7000系列FPGA任意尺寸图像缩放， HDMI 输出；
工程BD如下：
工程代码架构如下：
工程的资源消耗和功耗如下：
PS 端 SDK 软件设计
PS 端 SDK 软件工程代码架构如下：
主函数通过如下的五个宏定义设计了五种不同的图像缩放方案：
ov5640输入分辨率1280x720，HDMI输出分辨率1280x720；
ov5640输入分辨率1280x720，HDMI输出分辨率640x480；
ov5640输入分辨率1280x720，HDMI输出分辨率300x300；
ov5640输入分辨率1280x720，HDMI输出分辨率1600x800；
ov5640输入分辨率1280x720，HDMI输出分辨率1920x1080；
主函数进行相应的图像缩放操作，并打印相关信息，代码如下：
5、工程代码2：图像缩放 LCD 输出
PL 端 FPGA 逻辑设计
开发板FPGA型号：Xilinx–Zynq7020–xc7z020clg400-2；
开发环境：Vivado2019.1；
输入：OV5640摄像头，分辨率1280x720p；
输出：LCD 4.3寸显示屏，分辨率800x480，800x480分辨率下的有效区域显示；
工程作用：Xilinx Zynq7000系列FPGA任意尺寸图像缩放， LCD 输出；
工程BD如下：
工程代码架构如下：
工程的资源消耗和功耗如下：
PS 端 SDK 软件设计
PS 端 SDK 软件工程代码架构如下：
主函数通过如下的五个宏定义设计了四种不同的图像缩放方案：
ov5640输入分辨率1280x720，LCD输出分辨率800x480；
ov5640输入分辨率1280x720，LCD输出分辨率600x400；
ov5640输入分辨率1280x720，LCD输出分辨率300x300；
ov5640输入分辨率1280x720，LCD输出分辨率100x100；
主函数进行相应的图像缩放操作，并打印相关信息，代码如下：
6、工程移植说明
vivado版本不一致处理
1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；
3：如果你的vivado版本高于本工程vivado版本，解决如下：
打开工程后会发现IP都被锁住了，如下：
此时需要升级IP，操作如下：
FPGA型号不一致处理
如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：
更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；
其他注意事项
1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；
7、上板调试验证并演示
准备工作
Zynq7000系列开发板；
OV5640摄像头；
HDMI显示器或者LCD显示屏，我用到的LCD显示屏为4.3寸分辨率800x480；
工程1输出静态演示
工程1：ov5640输入分辨率1280x720，HDMI输出分辨率1280x720；
HDMI显示输出和串口打印分别如下：
工程1：ov5640输入分辨率1280x720，HDMI输出分辨率640x480；
HDMI显示输出和串口打印分别如下：
工程1：ov5640输入分辨率1280x720，HDMI输出分辨率300x300；
HDMI显示输出和串口打印分别如下：
工程1：ov5640输入分辨率1280x720，HDMI输出分辨率1600x800；
HDMI显示输出和串口打印分别如下：
工程1：ov5640输入分辨率1280x720，HDMI输出分辨率1920x1080；
HDMI显示输出和串口打印分别如下：
工程2输出静态演示
工程2：ov5640输入分辨率1280x720，LCD输出分辨率800x480；
LCD显示输出和串口打印分别如下：
工程2：ov5640输入分辨率1280x720，LCD输出分辨率600x400；
LCD显示输出和串口打印分别如下：
工程2：ov5640输入分辨率1280x720，LCD输出分辨率300x300；
LCD显示输出和串口打印分别如下：
工程2：ov5640输入分辨率1280x720，LCD输出分辨率100x100；
LCD显示输出和串口打印分别如下：
文章来源：https://www.toymoban.com/news/detail-770305.html
8、福利：工程源码获取
福利：工程代码的获取
代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：私，或者文章末尾的V名片。
网盘资料如下：
文章来源地址https://www.toymoban.com/news/detail-770305.html
到了这里，关于Xilinx Zynq-7000系列FPGA任意尺寸图像缩放，提供两套工程源码和技术支持的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！
