Modelsim编译报错“(vlog-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.”
今天在进行使用modelsim进行仿真，在编译过程中遇见了报错“(vlog-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.”
文章来源：https://www.toymoban.com/news/detail-771923.html
在经过查询资料之后发现了错误出现的原因：endtask后边不能添加;。
更改过程如下图所示：
更改后结果如下图所示：
将分号;去掉之后就编译成功了。文章来源地址https://www.toymoban.com/news/detail-771923.html
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