【FPGA】解决vivado工程版本兼容问题

10月前作者：*牛仔很忙* 分类：Toy博客阅读(38) 违法举报

这篇具有很好参考价值的文章主要介绍了【FPGA】解决vivado工程版本兼容问题。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

个人笔记。

vivado不同版本之间有可能并不兼容，需要更改一些配置即可。我现在用的是vivado2017.4版本，现在想打开vivado2018.3版本的工程，但会出现警告，主要是版本不兼容导致。

vivado低版本打开高版本工程,FPGA,fpga开发

可以按以下步骤来解决。

1、用一个文本编辑器打开我们的工程项目.xpr，修改version和minor

vivado低版本打开高版本工程,FPGA,fpga开发

看到2018版本的version和minor为7和39，而2017版本为7和 35（如果不知道自己版本是多少可以用编辑器打开一个自己版本的工程查找）修改后记得保存后再打开工程

2、完成第一步后打开工程如果出现报错“ 【Common 17-70】 Application Exception: SrcMgr::createSS : type not set”，则在.xpr中找到下图程序段

vivado低版本打开高版本工程,FPGA,fpga开发

将其删除，再保存，打开工程即可。

3、如果工程里有ip核的话，会出现ip核被锁的情况

vivado低版本打开高版本工程,FPGA,fpga开发

只要依次点击Tools→Report→Report IP Status，将要解锁的ip核勾选再点击Upgrade Selected即可。到这一步已经完成了解决版本兼容的问题。

有个别特殊情况的ip核你会发现找不到所以没办法解锁

vivado低版本打开高版本工程,FPGA,fpga开发

这种ip核一般是自己配置的，所以只要按照原来的配置方法即可。

其他版本之间的兼容问题也可按照此方法解决。文章来源地址https://www.toymoban.com/news/detail-778567.html

到了这里，关于【FPGA】解决vivado工程版本兼容问题的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：如若内容造成侵权/违法违规/事实不符，请点击违法举报进行投诉反馈，一经查实，立即删除！

分享到：

领支付宝红包赞助服务器费用

Vivado HLS 第1讲软件工程师该怎么了解FPGA架构

Vivado HLS是将基于C/C++描述的算法转化成相应的RTL代码，最终在FPGA上实现。这就要求软件工程师对FPGA的内部架构有一些基本的认识，目的在于保证生成的RTL代码在性能和资源上能够达到很好的平衡。实际上，C语言与FPGA是有一些对应关系的。比如： C语言中的数

2024年02月09日
浏览(43)
FPGA开发技巧备忘录——Vivado 自动日期版本号

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档我们在编译FPGA工程的时候一般需要对版本号的更新，一般来说都会有一个日期或者时间的版本标识，在上板调试的时候用于表征当前版本确实已经更新成功，或者作为FPGA发布版本的标识等等。但有时候

2024年02月11日
浏览(72)
FPGA---新手常见问题(FPGA_Vivado_Error)

1）查看用户手册 2）网站查找开发板引脚信息表（主板引脚信息） 3）相关论坛帖子 [ DRC NSTD-1 ] Unspecified I/O Standard: 4 out of 4 logical ports use I/O standard (IOSTANDARD) value \\\'DEFAULT\\\', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affe

2024年01月18日
浏览(43)
Vivado开发FPGA使用流程、教程 verilog（建立工程、编译文件到最终烧录的全流程）

目录一、概述二、工程创建三、添加设计文件并编译四、线上仿真五、布局布线六、生成比特流文件七、烧录一、概述 vivado开发FPGA流程分为创建工程、添加设计文件、编译、线上仿真、布局布线（添加约束文件）、生成比特流文件、烧录等步骤，下文将按照这些步骤讲

2024年02月09日
浏览(37)
基于FPGA的FIR低通滤波器实现(附工程源码)，matlab+vivado19.2+simulation

本文为FPGA实现FIR滤波器仿真过程，附源代码。提示：以下是本篇文章正文内容，下面案例可供参考打开MATLAB在命令行窗口输入： fadtool 回车后在滤波器设计界面设置滤波器参数如下之后点击如图标志，设置定点，在菜单栏\\\"目标（R）\\\"出选择生成对应滤波器系数.COE文件 mat

2024年02月11日
浏览(48)
关于FPGA（Vivado）后仿真相关问题的探讨

FPGA后仿真时，相比于功能仿真增加了门延时和布线延时，相对于门级仿真增加了布线延时，因此后仿真相比于功能仿真具有不同的特点。下面所示的代码在功能仿真时是正确的的，但在后仿真时，似乎是有问题的。功能很简单，当delay为高电平时，a与

2024年02月08日
浏览(49)
FPGA实现 TCP/IP 协议栈纯VHDL代码编写提供3套vivado工程源码和技术支持

FPGA实现 TCP/IP 协议栈服务器纯VHDL代码编写提供4套vivado工程源码和技术支持没玩过TCP网络通信都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。目前网上fpga实现udp协议的源码满天飞，我这里也有不少，但用FPGA纯源码实现TCP的项目却很少，能上

2024年02月04日
浏览(87)
【FPGA】基于vivado FPGA设计过程中时序报红的分析及解决办法

本文基于vivado的FPGA，对时序报红问题分析方法进行说明，并提供常见问题的解决办法。（1）前提先将工程进行综合和布局布线。（2）方法1 IMPLEMENTION - Report Timing Summary 参数设置： Maximum number of paths per clock or path group：每个时钟路径或者时钟组显示的最大路径数，想要查

2024年02月05日
浏览(49)
FPGA实现 TCP/IP 协议栈客户端纯VHDL代码编写提供4套vivado工程源码和技术支持

FPGA实现 TCP/IP 协议栈客户端纯VHDL代码编写提供4套vivado工程源码和技术支持没玩过TCP网络通信都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。目前网上fpga实现udp协议的源码满天飞，我这里也有不少，但用FPGA纯源码实现TCP的项目却很少，能上

2024年02月04日
浏览(54)
FPGA实现 TCP/IP 协议栈服务器纯VHDL代码编写提供4套vivado工程源码和技术支持

FPGA实现 TCP/IP 协议栈服务器纯VHDL代码编写提供4套vivado工程源码和技术支持没玩过TCP网络通信都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。目前网上fpga实现udp协议的源码满天飞，我这里也有不少，但用FPGA纯源码实现TCP的项目却很少，能上

2024年02月04日
浏览(51)