for语句在硬件里的使用并不频繁，一方面是因为for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大， 综合就越慢，for语句的使用就很占用硬件资源，另一方面是因为在设计中往往是采用时序逻辑设计用到for循环的地方不多。
generate for 与 always for用法与区别
generate for
- 首先需要定义
genvar，作为generate中的循环变量。 -
generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。 -
begin后要有名称，也就是要有标签，因为标签会作为generate循环的实例名称。
可以使用在generate语句中的类型主要有：
- module（模块）
- UDP（用户自定义原语，不常用）
- 门级原语
- 连续赋值语句
-
initial或always语句
generate的注意事项可参考：https://blog.csdn.net/moon9999/article/details/106969615
- 同一个文件中，
generate for循环每次的循环变量名称不能重复，否则lint检查会报错，这也意味着generate不是一个完整的命名空间域吧；
generate
genvar i;
for(i=0; i<10; i=i+1)begin: RTL1
...
end
endgenerate
generate
genvar i;
for(i=0; i<10; i=i+1)begin: RTL2
...
end
endgenerate
-
generate后跟begin end可以避免这一报错，但是verilog2005标准中已经明确禁止这种写法(generate begin-end)，所以就乖乖的为每一个generate for定义一个genvar变量吧； -
把
genvar定义在generate之外的话，两个generate都使用了这个变量，那么编译/lint/nlint都不会报错，甚至warning都不会报出，但是却可能引起仿真陷入死循环，也是不推荐，就乖乖定义genvar好了；
genvar i;
generate
for(i=0; i<PORT_NUM; i=i+1)begin:gen_data
assign data_in[i*DATA_WD +:DATA_WD] = data_arr[i];
end
endgenerate
generate
for(i=0; i<PORT_NUM; i=i+1)begin:gen_data_tmp
assign data_in_tmp[i*DATA_WD +:DATA_WD] = data_arr[i];
end
endgenerate
-
genvar定义的变量不要用在always中循环使用，这种场景下乖乖在always里定义integer；
genvar i; // fail
always @(*)begin: gain_data
//integer i; //yes
vld = 0;
data = 0;
cnt = 0;
for(i=0; i<PORT_NUM; i=i+1)begin
if(in_vld[i])begin
vld = 1'b1;
cnt = cnt + {DATA_WD{1'b1}};
data = in_data[DATA_WD*i +:DATA_WD];
end
end
end
-
if-generate(或case-generate)的每一个if-else块也建议有一个名字，而不只是always块有名字。尽管在编译和lint检查时不会报错，但是可能会引发后续的formal报错，这是听一位大佬说的，不过说实话，我平时也不加这个名字； -
generate中的代码块名字不要与文件中定义的信号名重复；
reg inst_rtl;
genvar j;
generate
for(i=0; i<3; i=i+1)begin:inst_rtl
flow_proc U_PROC(clk, rst_n, data_vld, in_data);
end
endgenerate
-
generate for里的参数必须直接调用，例如for(i=0; i<DEPTH; i=i+1)，不能够出现运算例如for(i=0; i<DEPTH*5; i=i+1)，如果一定需要这样做，那么要将参数提前处理好再拿来用； -
generate for中支持data[3i+8 : 3i]的取值方式，但是单纯的for循环不支持，只支持data[3i +: 8]写法；这是Verilog2001新加的语法：Verilog-2001向量部分选择
在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。而在Verilog-2001中，可以用变量作为index，进行part select。
[base_expr +: width_expr] //positive offset [base_expr -: width_expr] //negative offset 其中base_expr可以是变量，而width_expr必须是常量。+：表示由base_expr向上增长width_expr位，-：表示由base_expr向上递减width_expr位。
always for
-
always for循环的主要功能用于赋值和延迟两个功能 - 需要定义
integer类型变量。 - 异步复位时序逻辑
always @下面第一行必须是异步复位，不能有for循环，否则综合工具会报错。
区别
-
generate-for循环适用于物理结构随参数变化的模块，always for循环适用于物理结构不变的。 -
generate-for每个循环产生一个实例，由于for循环在always模块内部，只产生一个always实例。 -
genvar循环用于产生多套电路，各套电路之间必须独立；integer循环可以用于同一个逻辑的累积赋值，例如累加，但是也可以用于多套独立组合逻辑描述。
generate for和always for 语句用法与电路结构对比可参考：
https://blog.csdn.net/weixin_44544687/article/details/109720389
流水线乘法实现
Verilog代码：
`timescale 1ns / 1ps
//牛客第56题，流水线乘法器
module multi_pipe#(
parameter size = 4
)(
input clk ,
input rst_n ,
input [size-1:0] mul_a ,
input [size-1:0] mul_b ,
output reg [size*2-1:0] mul_out
);
parameter N = size*2;
wire [N-1:0] temp [size-1:0];
reg [size*2-1:0] mul_out1,mul_out2,mul_out3;
// genvar定义的变量不要用在always中循环使用
// genvar i;
// generate
// for (i =0;i<size;i=i+1)
// begin :emnnnn
// always @(posedge clk or negedge rst_n)
// begin
// if(!rst_n ) temp[i] <= 0;
// else
// temp[i] <= mul_b[i]?mul_a<<i:'d0;
// end
// end
// endgenerate
genvar i;
generate
for(i = 0; i < 4; i = i + 1)begin : loop
assign temp[i] = mul_b[i] ? mul_a << i : 'd0;
end
endgenerate
// 第一种（正确）
always @(posedge clk or negedge rst_n)
begin
if(!rst_n ) mul_out <= 0;
else
mul_out <= temp[0] + temp[1]+temp[2]+temp[3];
end
// 第二种（错误）
// genvar定义的变量不要用在always中循环使用，这种场景下建议在always里定义integer，或更改写法
genvar j;//一个 genvar 变量可用于多个 generate 循环,但不建议
generate
for (j =0;j<size;j=j+1)
begin :emnnn
always @(posedge clk or negedge rst_n)
begin
if(!rst_n ) mul_out1 <= 0;
else
mul_out1 <= mul_out1 + temp[j];
end
end
endgenerate
// 第三种（正确，结果和第一种存在差异）
// 这种写法要使用阻塞赋值
integer k;
always @(temp)
begin
if(!rst_n ) mul_out2 <= 0;
else
for(k = 0;k<size ;k=k+1)
mul_out2 = mul_out2 + temp[k];
end
// 第四种，作为对比（错误）
// 使用非阻塞赋值，与上面阻塞赋值进行对比
integer m;
always @(temp)
begin
if(!rst_n ) mul_out3 <= 0;
else
for (m=0;m<size;m=m+1)
mul_out3 <= mul_out3 + temp[m];
end
endmodule
Tb代码:
`timescale 1ns / 1ps
module multi_pipe_tb(
);
reg clk;
reg rst_n;
reg [3:0] mul_a;
reg [3:0] mul_b;
wire [7:0] mul_out;
parameter size = 4;
initial begin
clk = 0;
rst_n = 0;
mul_a = 0;mul_b = 0;
#10 rst_n =1;
#10 mul_a = 4;mul_b =14;
#500 mul_a = 5;mul_b = 8;
end
always #5 clk = ~clk;
multi_pipe #(size) multi_pipe(clk,rst_n,mul_a,mul_b,mul_out);
endmodule
文章来源：https://www.toymoban.com/news/detail-780545.html
mul_out1和mul_out3的结果可以看到结果为temp[3]的值，这是由于always语句中使用非阻塞赋值<=时，是在always结束后才把值赋给左边的寄存器，因此才出现了上面的情况。需要注意的是，mul_out2是将mul_out3的非阻塞赋值改为阻塞赋值可以得到正确结果，但是由于always块是并行的，将mul_out1改为阻塞赋值依旧得到的是错误的结果。文章来源地址https://www.toymoban.com/news/detail-780545.html
到了这里，关于Verilog | for语句的理解与使用的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！
