【常见 error】Vivado生成比特流时报错[DRC NSTD-1]和[DRC UCIO-1]

这篇具有很好参考价值的文章主要介绍了【常见 error】Vivado生成比特流时报错[DRC NSTD-1]和[DRC UCIO-1]。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

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 文章来源地址https://www.toymoban.com/news/detail-781543.html

问题描述

错误信息翻译

解决办法

添加约束

执行TCL命令

更改顶层选项


 

问题描述

今天在生成工程的比特流时,出现如下的报错信息,经过上网查询相关错误的解决方案,以及自己摸索,发现可能是如下错误以及相应的解决方案。

drc ucio-1,常见error,Vivado,fpga开发,FPGA,常见错误,error,vivado

错误信息翻译

[DRC NSTD-1]未指定的I/O标准:108个逻辑端口中有106个使用I/O标准(IOSTANDARD)值“DEFAULT”,而不是用户指定的值。这可能会导致单板的I/O竞争或不兼容,或影响性能和信号完整性,极端情况下可能导致所连接的设备或组件损坏。要纠正这种违规,请指定所有I/O标准。除非所有逻辑端口都定义了用户指定的I/O标准值,否则这种设计将无法生成位流。使用set_property SEVERITY {Warning} [get_drc_checks NSTD-1]命令可以创建未指定的I/O标准值的比特流(不推荐)。注意:当使用Vivado运行基础设施(例如launch_runs Tcl命令)时,将此命令添加到. Tcl文件中,并将该文件作为write_bitstream步骤的预钩子用于实现运行。问题端口:coarseOrFine[7:0], coarse_content_bytes[31:0], fine_content_bytes[31:0], result_byte_data[7:0], spec_resultData[15:0], Start_next_trig, byte_data_ready, byte_data_valid, clk, eop, resultData_tready, resultData_tvalid, result_tx_dir, sop,和tx_done。

[DRC UCIO-1]无约束逻辑端口:108个逻辑端口中的106个没有用户分配的特定位置约束(LOC)。这可能会导致单板的I/O竞争或不兼容,或影响性能和信号完整性,极端情况下可能导致所连接的设备或组件损坏。要纠正此错误,请指定所有引脚位置。除非所有逻辑端口都定义了用户指定的站点LOC约束,否则这种设计将无法生成位流。使用set_property SEVERITY {Warning} [get_drc_checks UCIO-1]命令可以创建未指定pin位置的比特流(不推荐)。注意:当使用Vivado运行基础设施(例如launch_runs Tcl命令)时,将此命令添加到. Tcl文件中,并将该文件作为write_bitstream步骤的预钩子用于实现运行。问题端口:coarseOrFine[7:0], coarse_content_bytes[31:0], fine_content_bytes[31:0], result_byte_data[7:0], spec_resultData[15:0], Start_next_trig, byte_data_ready, byte_data_valid, clk, eop, resultData_tready, resultData_tvalid, result_tx_dir, sop,和tx_done。

大致意思就是说没有指定IO的电平标准及引脚,可能会导致信号完整性,导致无法生成比特流。

解决办法

经过一系列的查询和检查,总结了出现这个问题的三种解决办法:

添加约束

如果是引出的端口确实有需要绑定管脚和电平,就按照原理图为端口绑定电压标准和引脚,根据报错信息的提示,为相应的端口添加管脚约束和电平约束。

执行TCL命令

如果引出的端口在你的设计中确实不需要绑定电平和管脚,则可以输入tcl命令忽略此报错。

点击上方菜单栏的设置图标

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点击bitstream中的tcl pre,添加tcl文件

drc ucio-1,常见error,Vivado,fpga开发,FPGA,常见错误,error,vivado

 

tcl文件的内容如下,其意思就是忽略刚刚的报错,继续生成比特流

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]

将此tcl文件导入到tcl pre中,点击ok,继续生成比特流

更改顶层选项

可能是设置顶层文件出错,将原本包含在顶层文件的文件设置为顶层,则出现多余的端口没有绑定引脚

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将原先的顶层文件设置为顶层

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然后重新生成比特流,可以看到成功生成比特流

drc ucio-1,常见error,Vivado,fpga开发,FPGA,常见错误,error,vivado

 

 

 

到了这里,关于【常见 error】Vivado生成比特流时报错[DRC NSTD-1]和[DRC UCIO-1]的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

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