14.9-时序和组合的混合逻辑——使用非阻塞赋值

这篇具有很好参考价值的文章主要介绍了14.9-时序和组合的混合逻辑——使用非阻塞赋值。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

原则4:在同一个always块中描述时序和组合逻辑混合电路时,用非阻塞赋值。

1,在一个always块中同时实现组合逻辑和时序逻辑

将简单的组合逻辑和时序逻辑写在一起很方便。
当把组合逻辑额时序逻辑写入到一个always块中时,应遵从时序逻辑建模的原则,使用非阻塞赋值。文章来源地址https://www.toymoban.com/news/detail-781605.html

module	nbex2(q, a, b, clk, rst_n);
output		q;
input		clk, rst_n;
input		a, b;
reg			q;

always@(posedge clk or negedge rst_n)	
	if(!rst_n)
		q	<= 1'b0;	// 时序逻辑
	else
		q	<= a ^ b;	// 异或,组合逻辑
endmodule

2,将组合和时序逻辑分别写入两个always块中

module nbex1(q, a, b, clk, rst_n);
output		q;
input		clk, rst_n;
input		a, b;
reg			q, y;

always@(a or b)
	y = a ^ b;
	
always@(posedge clk or negedge rst_n)
	if(!rst_n)
		q	<= 1'b0;
	else 
		q	<= y;
endmodule

到了这里,关于14.9-时序和组合的混合逻辑——使用非阻塞赋值的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 【Verilog刷题篇】硬件工程师从0到入门3|组合逻辑复习+时序逻辑入门

    硬件工程师近年来也开始慢慢吃香,校招进大厂年薪总包不下30-40w的人数一大把!而且大厂人数并没有饱和! - 本期是【Verilog刷题篇】硬件工程师从0到入门3|组合逻辑复习+时序逻辑入门,有不懂的地方可以评论进行讨论! 推荐给大家一款刷题、面试的神器 ,我也是用这一款

    2024年02月03日
    浏览(37)
  • 数字设计小思 - 谈谈Latch:组合与时序逻辑的桥梁

    本系列整理数字系统设计的相关知识体系架构,为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中,避免使用Latch(锁存器)一直是个绕不开的话题,本文结合网上的文章,并根据示例介绍如何在实际设计中避免Latch。 在网上看到一个帖子说了这样一个说辞,我觉得很不

    2024年02月16日
    浏览(33)
  • Verilog基础:在testbench中使用阻塞赋值和非阻塞赋值的区别

    相关阅读 Verilog基础 https://blog.csdn.net/weixin_45791458/category_12263729.html?spm=1001.2014.3001.5482         本文详细阐述了在一个testbench中,应该如何使用阻塞赋值与非阻塞赋值。首先说结论,建议在testbench中,对时钟信号(包括分频时钟)使用阻塞赋值,对其他同步信号使用非阻塞赋值

    2024年04月08日
    浏览(69)
  • HDLBits练习汇总-14-时序逻辑设计测试--状态机(二)

    一个大水库的水为几个用户服务。为了保持足够高的水位,三个传感器以5英寸的间隔垂直放置。当水位高于最高传感器S3时,输入流量应为零。当液位低于最低传感器(Si)时,流量应处于最大(公称流量阀和补充流量阀均打开)。当水位在上下两个传感器之间时,流量由两个因素

    2023年04月10日
    浏览(31)
  • 14.9 Socket 高效文件传输

    网络上的文件传输功能也是很有必要实现一下的,网络传输文件的过程通常分为客户端和服务器端两部分。客户端可以选择上传或下载文件,将文件分块并逐块发送到服务器,或者从服务器分块地接收文件。服务器端接收来自客户端的请求,根据请求类型执行对应的操作,并

    2024年02月08日
    浏览(40)
  • 【FPGA零基础学习之旅#8】阻塞赋值与非阻塞赋值讲解

    🎉欢迎来到FPGA专栏~阻塞赋值与非阻塞赋值 ☆* o(≧▽≦)o *☆ 嗨 ~我是 小夏与酒 🍹 ✨ 博客主页: 小夏与酒的博客 🎈该系列 文章专栏: FPGA学习之旅 文章作者技术和水平有限,如果文中出现错误,希望大家能指正🙏 📜 欢迎大家关注! ❤️ 阻塞赋值 ,操作符为 “ = ”

    2024年02月10日
    浏览(41)
  • Verilog仿真文件中的阻塞和非阻塞赋值问题探讨

    在 RTL 代码中我们知道如果表达组合逻辑时使用“=”赋值,表达时序逻辑时使用“=”赋值,如果我们不按照这种规则来设计往往会得到意想不到的答案。虽然说在 Testbench 中我们对赋值号的要求并不是很在意,使用“=”和“=”赋值均可,都能够仿真出来结果,且最后不会被

    2024年02月07日
    浏览(36)
  • verilog的非阻塞赋值、延拍和电路延时

    1.时序电路使用非阻塞赋值,always块中的语句顺序无影响; 2.非阻塞赋值中d和out的新值在本次上升沿计算之后,下一次上升沿才会生效; 阻塞赋值会使信号变化立即生效 3.实际电路中,下一次上升沿值生效时会有一定触发器延时(上一拍采数时,往左边偏一点采值)。

    2024年03月24日
    浏览(38)
  • Verilog Tutorial(5)使用always块实现时序逻辑电路

    在自己准备写verilog教程之前,参考了许多资料----FPGA Tutorial网站的这套verilog教程即是其一。这套教程写得不错,只是没有中文,在下只好斗胆翻译过来(加了自己的理解)分享给大家。 这是网站原文:https://fpgatutorial.com/verilog/ 这是系列导航:Verilog教程系列文章导航 这篇文

    2023年04月21日
    浏览(34)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包