晶体管的栅极gate 材料选用多晶硅polysilicon，并采用自对准工艺 self-aligned IC后端版图【VLSI】-Toy模板网

这篇具有很好参考价值的文章主要介绍了晶体管的栅极gate 材料选用多晶硅polysilicon，并采用自对准工艺 self-aligned IC后端版图【VLSI】。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

本文为了解决为什么要使用多晶硅作栅极触点的问题，先介绍了MOS管的工作原理是通过栅极上所加的电压控制漏极与源极之间电流，然后解释了栅极的材料为什么选用多晶硅，然后介绍了晶体管里栅极的自对准工艺（Self-Aligned Gate ）。

基础：MOS管通过栅极上所加的电压控制漏极与源极之间电流

MOSFET ( 金属氧化物半导体场效应晶体管,metal–oxide–semiconductor field-effect transistor)
自对准工艺,VLSI,ic,vlsi,半导体,硬件工程,fpga开发

在栅-源极间加上正向电压，即VGS>0，则栅极和硅衬底之间的SiO2绝缘层中便产生一个栅极指向P型硅衬底的电场，由于氧化物层是绝缘的，栅极所加电压VGS无法形成电流，氧化物层的两边就形成了一个电容，VGS等效是对这个电容充电，并形成一个电场，随着VGS逐渐升高，受栅极正电压的吸引，在这个电容的另一边就聚集大量的电子并形成了一个从漏极到源极的N型导电沟道，当VGS大于管子的开启电压VT(一般约为 2V)时，N沟道管开始导通，形成漏极电流ID，我们把开始形成沟道时的栅-源极电压称为开启电压，一般用VT表示。
自对准工艺,VLSI,ic,vlsi,半导体,硬件工程,fpga开发

总结：控制栅极电压VGS的大小改变了电场的强弱，就可以达到控制漏极电流ID大小的目的，这也是MOS管用电场来控制电流的一个重要特点，所以也称之为场效应管。

晶体管的栅极材料选用多晶硅，并采用自对准工艺

让我们跳过 SiO2 生长和蚀刻步骤，假设我们有普通的 n 阱和 p 阱区域，看下图里版图绘制需要描述的栅极Gate、源极Source、漏极Drain与实际工艺的3D视图。

栅极下方的薄栅极氧化物充当掺杂工艺的掩膜，防止在栅极区域（沟道）下方进一步掺杂。因此，此过程使栅极相对于源极和漏极自对准。由于这一切，源极和漏极不会在栅极下方延伸。从而降低寄生电容（Cgd和Cgs）。
自对准工艺,VLSI,ic,vlsi,半导体,硬件工程,fpga开发
关于CMOS 工艺可详见本文：CMOS PROCESS FLOW 简化版总结 CMOS制造工艺流程 IC后端版图【VLSI】

栅极的材料为什么选用多晶硅（polysilicon）？

历史：早期的非对准工艺

第一个用金属-氧化物-硅制造MOSFET是由Mohamed Atalla和Dawon Kahng在贝尔实验室于1960 年发明。他们使用硅作为沟道材料和非自对准铝(Al)栅极。
自对准工艺,VLSI,ic,vlsi,半导体,硬件工程,fpga开发
注意看上图，栅极区域与源漏区域之间有相当大的重叠区域

从定义和掺杂 MOS 晶体管的源漏区开始，随后是定义晶体管薄氧化区的栅极掩模。通过额外的处理步骤，然后将在薄氧化物区域上形成铝的栅极。由于栅极掩膜相对于源漏掩膜不可避免的错位，因此需要在栅极区域与源漏区域之间有相当大的重叠区域，以确保薄氧化物区域能够桥接源极和漏极，即使在最坏的情况下未对准。

自对准工艺,VLSI,ic,vlsi,半导体,硬件工程,fpga开发

造成的问题

因此在栅极与源漏区域之间有相当大的重叠区域，导致栅极到源极和栅极到漏极的寄生电容很大。对性能产生最不利影响的重叠电容是栅漏寄生电容 Cgd，它通过众所周知的米勒效应将晶体管的栅源电容增加为 Cgd 乘以增益该晶体管所属的电路。其影响是晶体管的开关速度显着降低。
由于栅极触点的材料是铝，但是铝无法承受源极和漏极结的常规掺杂所需的高温，这就限制了，必须得先做源漏，才能再做栅极。步骤在后一步，所以实际操作上就会造成对不准。

实际上，解决方法是：用polysilicon换掉铝，如果多晶硅用作栅极材料，它就不会熔化。然后采用离子注入的方法掺杂。像铝金属之类的熔点比较低，承受不了离子注入，所以做不了自对准，高熔点的金属就可以。

早些时候，金属栅极的工作电压在3-5伏的范围内。但是，随着晶体管的规模缩小，这确保了器件整体的工作电压也被拉低。但是早期的铝材料的栅极工作电压有很高，在这样的条件下，具有如此高阈值电压的晶体管变得无法工作。所以想要一种可以灵活一点可以改变其工作的阈值电压，也为了低阈值电压（LVT）的MOS工艺，以提高MOS集成电路的速度和降低功耗。

由于多晶硅是一种半导体，它的工作功能可以通过调整掺杂水平来调节。与多晶硅相比，使用金属作为栅极材料导致了高阈值电压，因为多晶硅将与体硅通道具有相同或相似的组成。

解决方法：多晶硅（polysilicon）用作栅极（gate）、自对准工艺的解释

栅极下方的薄栅极氧化物充当掺杂工艺的掩膜，防止在栅极区域（沟道）下方进一步掺杂。因此，此过程使栅极相对于源极和漏极自对准。由于这一切，源极和漏极不会在栅极下方延伸。从而降低寄生电容（Cgd和Cgs）。

自对准工艺,VLSI,ic,vlsi,半导体,硬件工程,fpga开发

解释一下什么是晶体管里栅极的自对准工艺。

多晶硅栅界定了有源区的边界，这样离子注入的时候，多晶硅区域挡住了离子，没有多晶硅的区域就被注入了离子形成了有源区，相当于离子注入的时候是自动对准有源区。

Explain the terms self-aligned as it applies to the gate of this transistor.

Self-alignedensures that the gate is naturally and precisely aligned to the edges of the source and drain.

The gate contact of the polysilicon mask defines the boundary of the active area, so that when the ion is injected, the high temperature resistant polysilicon area blocks the ions, and the area without polysilicon is injected with ions to form the active area, which is equivalent to ion injection when the active area is automatically aligned(self-aligned).

Why make the gate first before making source and drain?

The misalignment of the gate of a CMOS transistor would lead to the unwanted capacitance which could harm circuit. So to prevent this “Self-aligned gate process” is preferred where gate regions are formed before the formation of source and drain using ion implantation.文章来源地址https://www.toymoban.com/news/detail-784480.html