QuartusDDS信号发生器Verilog代码仿真-Toy模板网

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名称：QuartusDDS信号发生器Verilog代码仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

DDS信号发生器

可以输出正弦波、方波、三角波

可以改变波形的频率

1. 工程文件

QuartusDDS信号发生器Verilog代码仿真,fpga开发

2. 程序文件

QuartusDDS信号发生器Verilog代码仿真,fpga开发

3. 程序编译

QuartusDDS信号发生器Verilog代码仿真,fpga开发

4. RTL图

QuartusDDS信号发生器Verilog代码仿真,fpga开发

5. Testbench

QuartusDDS信号发生器Verilog代码仿真,fpga开发

6. 仿真图

整体仿真图

QuartusDDS信号发生器Verilog代码仿真,fpga开发

方波ROM模块

QuartusDDS信号发生器Verilog代码仿真,fpga开发

三角波ROM模块

QuartusDDS信号发生器Verilog代码仿真,fpga开发

Sin波ROM模块

QuartusDDS信号发生器Verilog代码仿真,fpga开发

相位累加器模块

QuartusDDS信号发生器Verilog代码仿真,fpga开发

波形选择控制模块

QuartusDDS信号发生器Verilog代码仿真,fpga开发

部分代码展示:

`timescale 1ns / 1ps
//输出频率f=clk_50M*frequency/2^10
module DDS_top(
    input clk_50M,//时钟输入
    input [1:0] wave_select,//01输出sin，10输出方波，11输出三角波
    input [7:0] frequency,//频率控制字，控制输出波形频率，值越大，频率越大
    output [7:0] wave//输出波形
    );
 
wire [9:0] addra;
wire [7:0] douta_fangbo;
wire [7:0] douta_sanjiao;
wire [7:0] douta_sin;
//方波ROM
fangbo_ROM i_fangbo_ROM (
      .clock(clk_50M),    // input wire clka
      .address(addra),  // input wire [9 : 0] addra
      .q(douta_fangbo)  // output wire [7 : 0] douta
    );
//三角波ROM
sanjiao_ROM i_sanjiao_ROM (
  .clock(clk_50M),    // input wire clka
  .address(addra),  // input wire [9 : 0] addra
  .q(douta_sanjiao)  // output wire [7 : 0] douta
);
//sin波ROM
sin_ROM i_sin_ROM (
  .clock(clk_50M),    // input wire clka
  .address(addra),  // input wire [9 : 0] addra
  .q(douta_sin)  // output wire [7 : 0] douta
);
//相位累加器
Frequency_ctrl i_Frequency_ctrl(
. clk_50M(clk_50M),
. frequency(frequency),//频率控制字
. addra(addra)//输出地址
    );
//波形选择控制
wire [7:0] wave_rom;
wave_sel i_wave_sel(
. clk_50M(clk_50M),
. wave_select(wave_select),//01输出sin，10输出方波，11输出三角波
. douta_fangbo(douta_fangbo),//方波
. douta_sanjiao(douta_sanjiao),//三角
. douta_sin(douta_sin),    //正弦   
. wave(wave_rom)//输出波形    
    );
assign wave=wave_rom;
endmodule