使用modelsim设计4位全加器,并调出波形图和电路图(详细教程)

这篇具有很好参考价值的文章主要介绍了使用modelsim设计4位全加器,并调出波形图和电路图(详细教程)。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

OK , Let’s begin
一、仿真
四位全加器的代码如下
add4的代码

module add_4
    (
    	input[3:0] a,b,
    	output[3:0] sum,
    	output cout,
    	input cin
    );
    assign{cout,sum} = a+b+cin;
    endmodule

adder4_test的代码

module adder_4();
    wire[3:0] sum;
    wire cout;
    reg[3:0] a,b;
    reg cin;
    initial
        begin
            #0 a = 4'b0001; b = 4'b1010; cin = 1'b0;
            #5 a = 4'b0010; b = 4'b1010; cin = 1'b1;
            #5 a = 4'b0010; b = 4'b1110; cin = 1'b0;
            #5 a = 4'b0011; b = 4'b1100; cin = 1'b1;
            #5 a = 4'b0111; b = 4'b1001; cin = 1'b0;
            #5 a = 4'b0001; b = 4'b1100; cin = 1'b1;
            #5 a = 4'b0011; b = 4'b1100; cin = 1'b0;
            #5 a = 4'b0111; b = 4'b1111; cin = 1'b1;
            #5 $finish;
        end
    add_4 u1(.a(a),.b(b),.cin(cin),.sum(sum),.cout(cout));
endmodule

1、打开modelsim10.4
选择file,选择New --> project
modelsim怎么看电路图,fpga开发,单片机
2、文件名可以自定义,这里命名为add
(注意不能用中文)
modelsim怎么看电路图,fpga开发,单片机

3、选择create new file,创建一个为add4.v的文件
选择文件类型为Verilog
modelsim怎么看电路图,fpga开发,单片机
4、右键添加文件add4_test, 重复上述操作即可
modelsim怎么看电路图,fpga开发,单片机
modelsim怎么看电路图,fpga开发,单片机

5、双击选中项目,将文章开头的两个代码分别复制到右边的代码框中
modelsim怎么看电路图,fpga开发,单片机
6、点击编译
modelsim怎么看电路图,fpga开发,单片机
7、编译完成后会显示0错误,0警告
然后就可以进行下一步了
modelsim怎么看电路图,fpga开发,单片机
点击Library
modelsim怎么看电路图,fpga开发,单片机

8、进行仿真
展开work的组
右键对测试文件add4_test进行仿真
modelsim怎么看电路图,fpga开发,单片机
9、将objects下的项目全部选中,拖动到右边wave栏
然后点击仿真
modelsim怎么看电路图,fpga开发,单片机
10、点击否

modelsim怎么看电路图,fpga开发,单片机
11、波形太小可以点击放大镜
modelsim怎么看电路图,fpga开发,单片机
modelsim怎么看电路图,fpga开发,单片机
二、嗯,还有电路图
在objects下右键,依次找到Add to --> dataflow --> signals in design,如此便可以调出电路图
modelsim怎么看电路图,fpga开发,单片机
modelsim怎么看电路图,fpga开发,单片机
三、最后,大功告成
最后的最后,如果文章对你有帮助的话,还请点个赞,观众姥爷的支持将是我更新最大的动力文章来源地址https://www.toymoban.com/news/detail-786694.html

到了这里,关于使用modelsim设计4位全加器,并调出波形图和电路图(详细教程)的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • Verilog设计_全加器

    一种全加器的设计。 目录 一、全加器 二、代码实现 全加器是用门电路实现两个二进制数相加并求和的组合线路,也称为一位全加器,是一种常用的设计。全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器,例如常用的二进制四位

    2024年02月07日
    浏览(49)
  • 07-层次化设计 -- 全加器

    数字电路中根据模块层次不同有两种基本的结构设计方法: 自底向上的设计方法和自顶向下的设计方法 自底向上的设计是一种传统的设计方法,对设计进行逐次划分的过程是从存在的基本单元出发的(基本单元是已有的或者是购买的),有基本单元构建高层单元,依次向上,直至构建

    2024年02月06日
    浏览(40)
  • 一位全加器的设计与实践

    半加器是能够对两个一位的二进制数进行相加得到半加和以及半加进位的组合电路,其真值表如下 也就是说,这个半加器的输出表达式为S=A⊕B,C=AB,逻辑电路图如下 全加器的真值表如下,其中Ain表示被加数,Bin表示加数,Cin表示低位进位,Cout表示高位进位,Sum表示本位和

    2024年02月08日
    浏览(42)
  • 四位全加器的设计与实践

    通过底层逻辑,我们可以通过组建半加器到一位全加器再到四位全加器,四位全加器可以由四个一位全加器构成,加法器之间可以通过串行方式实现。通过将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接 每一次新建一个block文件和Verilog文件,编

    2024年02月09日
    浏览(41)
  • FPGA—基于Quartus软件设计全加器

    本篇博客主要是基于Quartus软件件完成一个1位全加器的设计,分别采用:1)原理图输入 以及 2)Verilog编程 这两种设计方法。开发板基于Intel DE2-115。 1、半加器 1、定义: 半加器是能够对两个一位的二进制数进行相加得到半加和以及半加进位的组合电路。 2、真值表: A,B表示

    2024年02月06日
    浏览(42)
  • Verilog学习二:设计一个一位全加器

    本部分将不再介绍Vivado工程的整体流程,将主要精力放在代码上面,具体的流程可参考:https://blog.csdn.net/crodemese/article/details/130438348 本部分代码也已上传到github:https://github.com/linxunxr/VerilogStudy 那么什么是全加器呢?我们都知道加法,即1+1=2,当个位数相加大于9时就需要进位。

    2024年02月08日
    浏览(44)
  • 【FPGA】Verilog:模块化组合逻辑电路设计 | 半加器 | 全加器 | 串行加法器 | 子模块 | 主模块

    前言: 本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载 示例:加法器   ​ 功能特性: 采用 Xilinx Artix-7 XC7A35T芯片  配置方式:USB-JTAG/SPI Flash 高达100MHz 的内部时钟速度  存储器:2Mbit SRAM   N25Q064A SPI Flash(样图旧款为N25Q032A) 通用IO:Switch :

    2024年02月15日
    浏览(47)
  • FPGA编程入门——基于Quartus件完成一个1位全加器的设计

    基于Quartus件完成一个1位全加器的设计,分别采用:1)原理图输入 以及 2)Verilog编程 这两种设计方法。开发板基于Intel DE2-115。 在此基础上,用原理图以及Verilog 编程两种方式,完成4位全加器的设计,对比二者生成的 RTL差别;使用modelsim验证逻辑设计的正确性,并在DE2-115开

    2024年02月05日
    浏览(62)
  • 【Verilog】期末复习——设计带进位输入和输出的8位全加器,包括测试模块

    数值(整数,实数,字符串)与数据类型(wire、reg、mem、parameter) 运算符 数据流建模 行为级建模 结构化建模 组合电路的设计和时序电路的设计 有限状态机的定义和分类 期末复习——数字逻辑电路分为哪两类?它们各自的特点是什么? 期末复习——VerilogHDL描述数字逻辑电

    2024年01月23日
    浏览(51)
  • FPGA入门:QuartusⅡ实现半加器,全加器,四位全加器

    1、半加器是指对输入的两个一位二进制数相加,输出一个半加结果位和半加进位的组合电路,是没有进位的输入加法器电路,是一个实现一位二进制数的加法电路。 2、半加器的真值表如下; S位结果位,C为进位 3、由真值表可以推出半加器的逻辑表达式为: 4、半加器逻辑电

    2023年04月25日
    浏览(41)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包