VIVADO软件错误及解决办法汇总-Toy模板网

这篇具有很好参考价值的文章主要介绍了VIVADO软件错误及解决办法汇总。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

在VIVADO软件编写程序时会遇到很多类型的错误，写个博客记录下来防止再犯，短期可能只有几个问题，会长期保持更新，遇到问题就记录。

2022.4.09
【问题1】 The debug port ‘u_ila_0/probe4’ has 1 unconnected channels (bits). This will cause errors during implementation

这在使用ILA时常见的错误，意思是有一些接口没有连接。

解决方法：检查ILA的例化。
1、是不是全部的probe都连到了信号上。
2、每一个probe和连接的信号位宽是否一致，不一致的话也会出现这个错误。
一般来说都是这两个方面导致出现这个错误，如果这样还没有解决可以在评论区留言讨论。

补充： ILA连接的信号一定要在当前文件中有定义，比如我的ILA例化是在顶层文件中进行的，连接的信号没在顶层文件，而在其他Verilog文件中，也会出现这个错误。解决的方法要么在要连接信号所在文件中调用ILA，要么就是将连接到信号输入到顶层文件中来。

2022.4.11
【问题2】 Could not generate core for dbg_hub. Aborting IP Generation operaion. The current Vivado temporary directory path

由报错信息可以得知是路径字符数太多。

解决方法：减少路径字符数。

2022.4.21
【问题3】 multi-driven nets：net

错误的产生原因是对同一个信号进行了多次赋值，Verilog中规定了不能在两个always块中给同一个信号赋值。

解决方法：找工程文件中多驱动的信号，看信号的赋值情况。或者直接生成RTL，通过电路查看是否有多驱动信号。

2022.4.21
【问题4】 [Synth 8-448] named port connection ‘s_axis_config_tvalid’ does not exist for instance ‘dds_compiler_0_inst’ of module ‘dds_compiler_0’ [“D:/Study/ZYNQ/ZYNQ_Apan/4_SourceCode/TEST_Project/DA/DA.srcs/sources_1/new/dds_test.v”:43]

写完程序在综合时报错了，这是Windows上Vivado HLS编译器的一个已知问题，其实我上面也提到过，只是报错信息不一样，那就是路径太长。在综合包含基于HLS的 IP的设计时，路径要尽可能的短。

解决方法：减少路径。

2022.4.28
【问题5】 [Synth 8-685] variable ‘xx’ should not be used in output port connection

今天在写用ZYNQ驱动AD芯片的程序，程序写完后综合的时候出现了这个错误。在检查了一遍程序之后发现是一个比较容易犯的但是比较低级的错误。出问题的信号为输出信号，在子模块中定义为reg型，在顶层模块中也定义成了reg型。

解决方法：在顶层模块中将出问题的信号修改为wire类型。

2022.5.12
【问题6】 ordered port connections cannot be mixed with named port connections

解决方法：例化模块时符号错误，检查 “.” 和 “,” 有没有多和少，最后例化的参数后面没有 “,”

2022.6.6
【问题6】 [USF-XSim-62] ‘elaborate’ step failed with error(s). Please check the Tcl console output or ‘XXX/sim_1/behav/xsim/elaborate.log’ file for more information.

在仿真时很容易出现的提示信息，一般仿真出现错误都会提示这个，翻译过来也没有什么太多的实质性信息，错误信息只告诉你elaborate步骤失败。

解决方法：这时打开工程目录下，xsim文件夹下名叫elaborate的文本文档，里面会有错误的具体信息，会提示在第几行，就比如我几次遇到的有输出端口未定义，变量位数设置的不对。文章来源地址https://www.toymoban.com/news/detail-787571.html

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