数字世界的积木-从MOS管搭反相器，与非门，锁存器，触发器-Toy模板网

这篇具有很好参考价值的文章主要介绍了数字世界的积木-从MOS管搭反相器，与非门，锁存器，触发器。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

一、MOS管

NMOS管的结构示意图和表示符号如图所示，在P型衬底上制作两个掺杂N型区，形成MOS管的源极S 和漏极D ，中间电极称为栅极G，栅极和衬底之间通过SiO2 绝缘层隔开。
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下图为NMOS输出特性曲线，采用共源极接法，漏极特性曲线可分为三个工作区，截止区，可变电阻区，饱和区

当Vgs<Vgs(th) 时，处于截止区，此时源极和漏极之间近似没有导电沟道；
当Vgs>Vgs(th) 时，曲线以上可分为两部分，虚线以左为可变电阻区，当Vgs一定时，id与Vds之比近似为一个常数；虚线以右为饱和区，此时漏极电流id的大小基本只与Vgs的大小有关；

MOS管搭建反相器

下图为反相器的结构示意图，由一个PMOS和一个NMOS拼接而成
当v=1时，T1截止，T2导通，vo=0；
当v=0时，T1导通，T2截止，vo=1；

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MOS管搭建传输门

利用PMOS和NMOS的互补性可以拼接而成CMOS传输门
当C=1时，传输门开启，输出端=输入端
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MOS管搭建与非门

如图为CMOS搭建的与非门结构，由两个并联的PMOS和两个串联的NMOS构成
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当A=B=1时，T2和T4导通，Y=0;
当A=B=0时，T3和T1导通，Y=1;
当A=1，B=0时，T3导通，T2导通，但T4截止，Y=1;
当A=0，B=1时，T1导通，T4导通，但T2截止，Y=1;
对应关系为:

Y =A·B

二、与非门R-S锁存器

R-S锁存器是静态存储单元中最基本的一种电路结构，通常由两个或非门或者与非门组成，下图为与非门搭建R-S锁存器的电路结构图
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基本RS锁存器由电平触发，并且有一个重要的约束条件：/SD和/RD不能同时为零。
即存在约束条件 RD ·SD=0
其中Q为初态，Q*为次态

三、电平触发器

触发器通常分为电平触发，边沿触发，脉冲触发

电平触发RS锁存器

由两个与非门和SR锁存器组成电平触发器
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只有当CLK=1为高电平时，G3、G4输出端才收R和S输入端控制

带异步复位，异步置位的电平触发RS锁存器

只需在/SD和/RD加入低电平，即可将触发器置1和置0；在正常由时钟信号控制情况下/SD和/RD应为高电平
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电平触发D触发器

电平触发D触发器，也称D型锁存器
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若D为1，在CLK=1期间，输出端Q为1，在CLK=0低电平期间，输入端D无效，输入端与非门置1，输出端Q保持不变；若D为0，在CLK=1期间，输出端Q为0，在CLK=0低电平期间，输出端Q保持0不变，完成了锁存功能
代码如下（示例）：

四、边沿触发器

为提高触发器可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号上升沿或下降沿时刻输入信号的状态，而之前和之后的状态不对输出造成影响

下图为由两个电平D触发器搭建的边沿触发器
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当CLK为低电平时，CLK1为高电平，FF1的输出Q跟随D变化而变化，保持Q1=D，此时CLK2为低电平，FF2的输出Q2保持原来的状态不变

当CLK由低电平变高电平时，CLK1变为低电平，Q1保持为CLK上升沿到达前瞬间输入端D的状态（这也时setup存在的原因），此后不随D的状态而改变。而此时CLK2变为高电平，Q2跟随当前时钟沿传输的的数据Q1变化，此时Q被置位成时钟上升沿瞬间D端的状态，而于之后D的状态无关。文章来源地址https://www.toymoban.com/news/detail-789750.html

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