第3章子阵运算处理模块硬件电路设计
确定使用查表法实现波控系统方案以后，需要对它的硬件电路进行设计。波控系统的硬件电路主要由波控主机和子阵模块两部分组成。 波控主机在一般情况下都会使用通用成熟的模块，不需要我们进行设计。子阵模块的硬件电路的设计是重点。子阵模块确定了以FPGA 芯片为核心处理器的片上 Nios I 系统设计方案，改变了传统的以ARM或DSP为 核心器件的设计思路，充分发挥了 FPGA 的处理速度快以及片上系统扩展性好的优点。本章中将会详细介绍此方案，对子阵模块的各个功能模块进行选择，详细分析各硬件模块的特性、原理以及主要实现的功能。
3.1 FPGA芯片
3.11 FPGA的概念
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物119。
FPGA 是一种半定制的电路，但其也是集成电路 (ASIC)的一种。它的出现极大的克服了传统电路的各类缺点，是一种适合现代科技发展需要的电路。它既克服了以前可编程器件门电路数有限的缺点，又解决了定制电路的不足，是一种新型电路。对其进行开发配置，它能完成任何数字电路能完成的功能，上至高性能的 CPU，下至最简单的74系列电路，都能实现。图3.1是几种市面上常用的FPGA 芯片的型号。
FPGA的内部就相当于有相当数量的逻辑块而系统设计师只需要根据自己不同的需要，将用到的逻辑块连接起来，让其完成一定的功能[20。设计师们一方面深入开发现有可编程逻辑器件的功能，提高使用效率的同时，另一方面设计师根据市场的需求不断的改进设计工艺和设计思想，使 FPGA 在功能和结构设计上也在不断的更新中比如可以镶嵌内核，CPU处理器以及DSP 信号处理器等。现如今，新一代的FPGA可以实现软硬件协同设计，可以实现 SOPC 设计，更加提高了其可靠性和实用性。
3.11 FPGA的基本结构
FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等I21]。1、可编程输入/输出单元(I/O单元)
I/0单元是FPGA的与外部电路连接的接口，并且通过软件编程可以完成对 I/O接口的配置。设计师只需要用硬件描述语言对接口进行设置，就能使接口适应不同系统需要的电器标准以及不同的接口特性。
2、基本可编程逻辑单元(LE)
寄存器和是查找表是FPGA的基本的可编程逻辑单元。FPGA内部的寄存器通过配置可以成为不同的结构以满足系统的需要，例如可以配置成触发器、锁存器等等。对比寄存器，查找表的功能比较单一，只能完成纯组合逻辑的功能。不同的 FPGA 商的寄存器和查找表的内结构会有不一样的地方，并且它们的组合模式也不尽相同，一般比较经典的基本可编程逻辑单元是由一个寄存器加一个查找表的结构[22]。数量比率不同的LUT和Register就可以完成器件的选型和规模的估算。
3、入式块RAM
嵌入式块RAM是FPGA的基本结构之一，由于它的存在，大大的提高了FPGA在各个领域使用的范围。经过对块 RAM 的配置，可以将其配置为内容地址存储器(CAM)、单端口RAM、双端口RAM以及FIFO等常用的存储结构123。因为其他的如RAM、FIFO等概念是比较常见的，在这里就不详细介绍了。CAM，即内容地址存储器，因为其工作模式特殊，故其常用丁路由的地址交换器中。其工作原理是 CAM存储器的内部都会有一个比较逻辑,写入CAM中的每个数据都会和其内部的数据进行比较，然后输出的是与端口数据相同的数据的地址。4、丰富的布线资源
FPGA内部的所有资源靠布线资源来连通，信号在传输时线上的驱动能力和传输速度由布线的长度和制造线的工艺决定[23]。
布线资源分为以下几类:
(1)全局性的专用布线资源:用于完成全局复位和全局时钟时的布线:
(2)长线资源:由于一个 FPGA 芯片都是由几个 BANK 组成的，因此长线资源是用来完成BANK 之间的信号的传输
(3)短线资源:用来完成寄存器 (Register)和是查找表(LUT)之间的布线(4)其他:FPGA 内部其他逻辑单元之间的信号控制线
5、底层嵌入功能单元
FPGA会有一些嵌入式的功能模块用来提升 FPGA的运算速度或者完成其他功这种通用程度高的嵌入式的模块就叫做底层嵌入功能单元124]。比如常用的锁相环能，(PLL)、DLL(Delay Locked Loop)、DSP(Digital Signal Processing)和CPU等。6、内嵌专用硬核
内嵌专用硬核是指通用程度相对较低，只是在某些FPGA 内才会嵌入的，不是所有的FPGA都会有硬核的。也是FPGA的基本结构之一。3.13FPGA芯片选择
子阵模块主芯片选用的是CycloneII 系列FPGA中的EP2C8Q208C8N 。该器件是Altera 公司的第二代 Cyclone 器件中的典型产品，继承和发展了第一代产品的优点并对第一代产品的不足进行了改进。在性能各方面都有很大的提升。该器件有 4608到68416个LE，并具有一整套最佳功能，包括锁环 (PLL)、4kbit 入式存储器块高速差分 I/0能力、专用外部存储器接口电路等等12S1。逻辑容量相对第一代的器件来说，增加了三倍。器件采用300毫米晶圆，以TSMC成功的90nm 工艺为基础，和同类的90nmFPGA 相比较，在性能上有了将近60%的提供，但是功耗降低了近一半。鉴于器件高的性能、低廉的价格，使CycloneII 系列FPGA在汽车、通信、消费电子等名个领域都有了广泛的应用。
选择EP2C8Q208C8N 做为子阵模块的主控芯片的第二个原因就是该器件支持基于NiosII 的片上系统开发。并且还可以灵活的对器件进行配置和外设的扩展，在并行事件处理速度方面会有很大的提升。一个FPGA 器件还可同时放置多个 iosII软核大大提高了处理器的效率，对推动产品的研发速度有很大的帮助126]
3.2子阵运算处理模块硬件电路设计本设计采用Altera公司的FPGA 芯片EP2C8Q208C8N 来搭建NiosII处理器对系统进行嵌入式开发。整个子阵运算处理模块系统框图如图3.2所示。整个硬件系统主要可分为两个部分:
第··部分:主要是外部的接口电路以及驱动电路、移相器等。接口电路主要是接口芯片，以此来实现波控主机与子阵运算处理模块之间的通信协议。
第二部分:整个FPGA 入式系统必要的功能模块，包括电源模块、片外存储器单元模块、系统配置电路模块等等。
整个系统的工作过程
波控主机首先发送控制信号，子阵运算控制模块首先根据控制信号中的工作方式控制字判断工作方式。
子阵运算处理模块接收来自波控主机的控制信号，CPU根据工作方式字判断工作方式。子阵运算处理模块有工作、组件检测、自检和在线更新四种工作方式。
在工作的模式下,根据地址信息在FLASH 中查找出相应的波控码，同时在LASH中查找出补偿码，经过CPU运算相加以后，存储到 SDRAM中，当定时信号到来时送至移相器，完成波束的控制。
其他工作模式下的工作过程在第四章有会详细的介绍
3.3 硬件电路及外围芯片的设计
确定子阵运算处理模块的总体设计方案以后，要对子阵模块的 FPGA 主芯片以及外围电路进行设计，包括电源、配置电路、外围存储芯片、移相器、衰减器等一系列器件。3.31FPGA主芯片的电路连接图
根据子阵运算处理模块的硬件电路图，本着布线距离短，实现最佳的信号完整性的原则，根据EP2C80208C8N 的引脚分布，设计时将用到的FPGA引脚全部标记出来与相关的外围电路合理连接，就能完成对子阵运算处理模块的硬件电路的设计。FPGA芯片与外围电路管脚连接如图 3.3 所示。
3.32电源部分
主处理器FPGA的电压主要分为两种需求，一种是为接口电路器件供电，其工作电压一般为+3.3V，另一种是为FPGA 内核供电其工作电压为+1.2V。系统提供的外界电压一般都为+5V，所以我们选择芯片MSK5230作为电压转换芯片。该芯片的输出精度非常高，大约在 1%以内，负载电流可达到3A，能满足子阵模块的电压需求。硬件电路原理图如图3.4和3.5所示。
3.3.3 接口电路部分
接口电路是子阵运算处理模块与波控主机的信息交互窗口，波控主机通过接口电路将控制命令和控制信号发送到子阵运算处理模块
发送端主要是将主机发送的信号转换为一对符合要求的差分信号，在差分传输线上进行传输，此过程采用芯片 DS96173ME 来完成。芯片采用L-FAST 工艺，低功耗,高性能，三态输出，并可对总线传输进行优化。芯片DS96173ME 符合EIA的RS-422协议，可满足多点传输的要求27，热待机保护，有三种封装方式。电路原理图如图3.6
所示。接收端主要是将接收到的差分信号转换为实际信号，然后再传送至子阵模块，完成天线单元的控制，这个信号转换采用芯片 DS96172ME。该芯片输入阻抗、灵敏度都很高。该芯片满足EIA 标准的RS-422 协议，采用L-FAST 制作工艺，抗干扰能力很强，可进行多点总线传输127。军用温度范围;输入滞后典型值:50mV;同样有三种封装方式。具体的电路原理图如图3.7所示
3.3.4 配置电路部分
当子阵运算处理模块接收到控制信号后，就可以对FPGA 芯片进行编程配置，经过QuartusII编译器把器件引脚分配、逻辑单元等信息转换为配置文件，将程序通过下载线下载到芯片，完成整个配置过程。设计采用的JTAG配置模式配置电路如图3.8通常带电情况下，运算程序可通过JTAG接口下载模式经下载线直接下载至片内存储器SRAM内。但掉电后下载的程序会丢失，上电后必须重新下载才可以运行该程序 。
为防止因掉电而导致的程序代码丢失系统开发还需要设计专门的配置电路扩展片外存储，以便在完成工程编译和仿真后对主芯片进行配置或编程，完成芯片配置信息和NIOSII中C语言程序的存储和读取功能。为此本设计还设计了基于Altera 串行配置器件EPCS4的AS (Active serial)配置。其中EPCS4SI8 为4Mbit 配置芯片，在压缩配置文件后约占总存储容量的三分之一，其余存储空间可用于存储NIOSII处理程序。由于该器件的系统可编程性和利于系统小型化设计，为 Cyclone 系列产品提供了很好的补充。图3.9为整个AS配置电路电路图，其中还设计了重配置电路。
EP2C8有专为配置电路预留的引脚。配置的过程是:当NCSO引脚为低电平时配置芯片被驱动。通过ASD引脚向串行配置芯片EPCS4发送控制信号并读取程序地址，通过 DATA引脚将配置信息发送给EP2C8的DATAO 脚上。当所有配置信息发送完毕后，CONF DONE脚变成高电平，同时EP2C8停止时钟信号。此时开始整个初始化过程。
3.3.5SDRAM电路
伴随数据处理技术的日新月异，促进了数据处理电路中最常用的存储器，同步动态随机存储器 SDRAM因其存储量大、读写速度快、价格低、支持突发式读写等优点
被广泛应用于嵌入式系统中[28]。
本设计中使用的存储器型号为K4S641632F，它的存储容量为8M字节，工作电压为3.3V，常见封装为54脚TSOP，兼容LVTTL 接口，支持自动刷新(Auto-Refresh)和自刷新(self-Refresh)，16位数据宽度。
当波控系统在工作模式下，SDRAM在存储器用于存储波控码与补偿码相加以后的得到的结果，当定时信号启动后，控制数据转化成对应的脉冲信号，经驱动电路驱动后完成对移相器的控制。当系统工作在其他模式下时，用于存储波控系统工作时的临时数据，其电路图如图3.10所示。
3.3.6FLASH 电路
FLASH 电路的最大的优点就在于其掉电后数据不丢失，并且有低功耗、大容量读写速度快的优点，鉴于这些优点,FLASH 现已经被广泛应用于各种嵌入式系统中1291一般情况下，FLASH都被用来存放那些掉电以后需要保护的数据，比如常量表、程序代码等等，在本设计将被用来存储程序和已经计算好的波控码以及补偿码。
FLASH 主要有两种类型:NOR FLASH和NAND FLASH。其中NOR FLASH 容量般相对较小，为1~16M，一般用于单片机代码存储。NAND FLASH 最小的是8M 最大的可达到90G还可能更大，一般用在大容量存储方面。因为波控系统的各个天线单元在不同频率不同角度的波控码和补偿数据的量非常大，所以必须选择存储量较大的存储器，并且要有掉电保护功能。本文中，使用NAND型FLASH芯片K9F2808UOM-YCB0，NAND型FLASH的存储容量很大且执行擦除操作十分简单。芯片K9F2808UOM-YCB0有16M的存储空间，快擦写时间只为2ms，8位的数据宽度它能满足系统对存储器的要求，因此是本设计的理想的选择。具体的电路图如图3.11所示。
3.3.7 移相器和衰减器
为了实现子阵运算处理模块的测试，需要选取合适的移相器以及衰减器，两个器件分别用来实现将波控码转换为相位和幅度的激励。
根据系统设计指标，在本设计中选取6位精度的数字移相器HMC647，该移相器件的性能如下:
工作频率29一3.1Hz;
频率步进值:5.625;
工作电压5.0V;
最低的插入损失4dB;
选取6位精度的数字衰减器HMC62，衰减器作为TR组件的重要部分，和移相器一样，是波束形成网络中的关键。衰减器 HMC62 具有低功率消耗、频带宽、衰减精度高等优点，采用GaAsIC 工艺，SMT 封装设计，是和移相器匹配工作的理想器件30。具体的移相器和衰减器电路如图3.12所示。
文章来源：https://www.toymoban.com/news/detail-796781.html
3.4本章小结
本章主要介绍了子阵运算处理模块的硬件电路设计。首先是对核心芯片 FPGA的选择，简要介绍了 FPGA 芯片的基本结构以及本设计选择FPGA 芯片作为核心控制芯片的原因。然后是对子阵运算处理模块的总体设计方案进行了介绍，重点介绍的是子阵模块的各个功能模块硬件电路的设计，主要包括电源模块、接口电路、配置电路、SDRAM 模块、FLASH模块、移相器、衰减器，详细分析了各硬件模块的特性、原理以及实现的主要功能。子阵模块的硬件电路设计改变了传统的以ARM或DSP 为核心器件的设计思路，充分发挥了FPGA 的处理速度快的优点。 文章来源地址https://www.toymoban.com/news/detail-796781.html
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