ca 引脚命名中SRCC和MRCC的中英文全称
SRCC(Single Region Clock Capable) : 单区域时钟可用
MRCC(Multi-Region Clock Capable) : 多区域时钟可用
cb 是否使用过的Xilinx厂商的芯片？
我使用过Xilinx厂商，Device Family为KINTEX-7系列下的Device Name为XC7K160T-2FFG676I的芯片
cc 什么是同步时钟和异步时钟
同步时钟：在数字电路中，各个部分的操作都按照相同的时钟信号（通常具有相同的频率和相位）进行协调。
异步时钟：在数字电路中，不同的操作使用不同的时钟信号进行协调。这些时钟信号可能具有不同的频率和/或相位。
cd 简述一下什么是单工、半双工、全双工通信，举个例
单工：只能接收或发送数据，比如UART协议中的信号线RX只能用来接收数据，TX只能用来发送数据。
半双工：可以发送和接收数据，但不能同时进行收发操作，如支持IIC协议的设备。
全双工：两个设备之间可以同时发送和接收数据，如支持SPI协议的主从设备的通信。
ce 画出异步串口发送一个字节完整波形图
cf 串行接口发送接收是按多少有效数据位的格式
8bit
cg 收发数据的时候，MSB和LSB分别是什么意思
MSB：先发送高位
LSB：先发送低位
ch 简述异步串口uart发送电路设计思路
ci 为什么异步串口发送协议起始位是低电平，停止位用高电平，能不能用高电平，为什么？
不能，因为UART协议的两根线RX和TX在空闲状态下是高电平，所以数据帧的起始位为低电平，这种电平变化的方式使UART接收器能够精确地检测和同步数据，进行逐帧的接收，有助于避免错误的数据帧被误读。
cj 异步串口如果txd和rxd短路会怎样，如何避免和排查
当异步串口中的TXD（发送数据线）和RXD（接收数据线）短路时，可能会导致通信故障或电路损坏
- 使用多用途电表（万用表）来测试TXD和RXD之间的连通性。测量之间的电阻或导通。
- 使用示波器来查看TXD和RXD上的信号，确定信号的状态以及是否存在干扰或混叠。
ck 异步串口txd对gnd短路会怎样
发送数据发不出去，接收方一个字节为0h00
cl 异步串口rxd对gnd短路会怎样
会接收到一个字节0h00，收不到对方发送数据
cm 异步串口校验位的奇、偶校验的原理
奇校验：让所有这个字节的数据中出现奇数个1，比如，1000110（0）则必须添0，
这样原来有3个1已经是奇数了，所以添上0之后1的个数保持为奇数
偶校验：让所有这个字节的数据中出现奇数个1，比如，1000110（1）则必须添1，
这样原来有3个1已经是奇数了。所以添上1之后1的个数保持为偶数。
cn spi通信中，两个设备都是主机模式，会出现什么情况
两个设备都启动的话，无法建立通信
co spi通信中，如果cs断开会怎样，如何排查
主从设备之间无法通信
排查：万用表、示波器、逻辑分析仪、quartus自带的signaltap任意一种都行
cp i2c通信中，主机发送数据从机没有应答该如何处理
设置超时时间，在时间内没有应答通信失败
cq i2c通信中，7位地址，一个总线理论上可以和多少个从机通信
2 ^ 7 = 128
cr i2c总线的时钟频率最大多少，通信时可以都用最大吗，为什么
高速模式3.4M，不能都用，i2c通信时钟频率是从机决定的，如果一个总线上有不同时钟频率的从设备，需要切换时钟频率通信
cs 仿真的作用是什么，为什么要仿真？
行为仿真：对单个模块的逻辑进行验证。
功能仿真：对工程的各个模块的导通进行测试。
时序仿真：检查是否满足工程设计的时序要求。
ct 一个 reg 变量可以在多个 always 块里写值吗，为什么？
不可以，hdl 语言最后会生成电路，多个 always 同时赋值会造成硬件冲突，甚至编译器会报错
cu 仿真的时候如何设置基准时间和精度？
testbench 里面可以直接写 `timescale 1ns/1ps 基准时间 1ns，精度 1ps
cv 万用表、示波器、逻辑分析仪可以测量那些东西，用来测些什么？
1、万用表主要用来测试电压、电流、通断、电阻、电容等，缺点只能看有效值，不能看实时值示波器主要测量模拟信号实时值，如频率、周期、幅值等，缺点是通道较少没有协议解析
逻辑分析仪主要抓取多路通道的波形，解析编码协议，缺点是只能看数字信号，不能看模拟信号
2、万用表测量电压是什么电压，fpga 输出 50%的占空比的 pwm 波测出来是多少？
有效值，1.65v
3、示波器测量的电压是什么电压，fpga 通过 dac 输出正弦，测量出来是什么？
实时值，测量出来是一个幅值为 dac 基准电压的正弦信号
4、逻辑分析仪是以什么电压区分电平的，输入幅值 3v 的一个正弦信号，逻辑分析仪读取什么？
低端逻辑分析仪是以 ttl 电平，默认 0.7v 以下低电平，1.5v 以上高电平，中间保持
高端的逻辑分析仪有电平设置功能，自己设置高低电平的电压阈值
输入正弦信号软件中为方波
5、现有一个产品出现故障，没有任何输出现象，我们应该先测什么，用什么测
答：输入电源电压，所有芯片电压电压，
万用表或者示波器
cw Vivado中IP核配置后的.xci的作用
.xci就是Vivado中IP核配置文件。若是想要生成同一个IP核，有两种方式，一种是展开IP核配置，配置相同的配置；一种是复制对应IP核的.xci文件，添加到自己的工作文件下。前提是要相同的Vivado版本。
cx Vivado中如何搜索PLL
Flow Navigator -> IP INTEGRATOR -> IP Catlog -> Search -> clock wizard
cy BUFG
BUFG(Global Clock Buffer)是Xilinx FPGA设备中的一种资源，它代表“全局时钟驱动缓冲器”。BUFG主要用于时钟管理，特别是将全局时钟信号分配到FPGA的不同区域。文章来源地址https://www.toymoban.com/news/detail-804358.html文章来源：https://www.toymoban.com/news/detail-804358.html
cz 约束文件管脚配置
- 给出每个信号管脚的电平标准
rd
cy BUFG
BUFG(Global Clock Buffer)是Xilinx FPGA设备中的一种资源，它代表“全局时钟驱动缓冲器”。BUFG主要用于时钟管理，特别是将全局时钟信号分配到FPGA的不同区域。
cz 约束文件管脚配置
- 给出每个信号管脚的电平标准
- 对应信号连接的引脚编号
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