【Synopsys Bug记录】DC综合报错(显示warning:Unable to resolve reference)

这篇具有很好参考价值的文章主要介绍了【Synopsys Bug记录】DC综合报错(显示warning:Unable to resolve reference)。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。


一、问题描述

  在综合一个SOC时,发现综合后的门级网表文件缺少了apb系统下的子模块的网表。该SOC已经成功在FPGA上运行了,按理说在设计上是没有问题的。在反复查看综合报告与RTL设计源码后,终于解决了Bug。

二、问题所在

  查看综合报告,发现以下警告和报错:dc综合error和warning怎么清,Synopsys,bug,fpga开发  首先分析Warning,这个Warning的意思是,无法解析‘cmsdk_apb_subsystem’模块中引用的 'apb_wtd_interface’模块。
  这里,apb_wtd_interface是看门狗模块的apb接口封装,导致该接口模块无法解析的原因是上一条的Error导致的,Width mismatch。这条Error是指PADDR信号的位宽不匹配。
  由于信号位宽的不匹配导致dc无法解析该模块,从而导致综合后的门级网表缺少该模块的综合信息。

三、问题解决

  找到位宽不匹配的信号。
dc综合error和warning怎么清,Synopsys,bug,fpga开发  i_addr位宽为16位,而该接口文件中的PADDR位宽为11位。dc综合error和warning怎么清,Synopsys,bug,fpga开发

dc综合error和warning怎么清,Synopsys,bug,fpga开发  只需将interface中的PADDR位宽改为[15:0]即可。dc综合error和warning怎么清,Synopsys,bug,fpga开发  其他出现的无法解析警告也按照同样的方法将位宽修改好。
  再次运行dc,发现Error与Warning没有再出现,输出的门级网表中出现了这些模块的综合信息,且综合时间明显加长。

总结

4.1 Warning的产生

  DC综合导致该Warning的原因有很多,如位宽不匹配的Error、读取设计时使用Read信号导致模块没有全部读入、例化模块重新赋值了Parameter参数等。
  我们只需要将报告中的全部Error解决,该Warning也会随之解决,综合才能够正常进行。

4.2 代码风格

  在进行Verilog代码编写时,一定要注意位宽匹配。
  在大多数的FPGA集成开发环境中,编译器是能够帮我们自动对齐位宽的,但在DC中,便会报错。
  例1:在例化blk_mem_gen_0时,ena位宽赋值为1,这边在DC中会报错,应该修改为ena(1’b1)

blk_mem_gen_0 RAM_0(
         .addra(mem_w_addr),
         .clka(HCLK),
         .dina(mem_wr_data),
         .wea(we|cr_en),
         .ena(1),

         .addrb(mem_r_addr),
         .clkb(HCLK),
         .doutb(HRDATA),
         .enb(1)
      );

  例2:在寄存器赋值中,位宽不匹配。如在下面的例子中,将slv_reg[0]连接到tcounter寄存器。而tcounter是16位的,slv_reg是32位的,同样也会报错,正确写法应该为.tcounter(slv_reg[0][15:0])

TimerA TimerA_inist0(
    ...
    .tcounter(slv_reg[0]),
    ...
)

4.3 网表正确性

  只有在综合报告中将所有的Error、ports mismatch、width mismatch、Unable resolve 解决,才能综合出正确的网表,且网表生成后,一定要通过后仿真检查正确性。文章来源地址https://www.toymoban.com/news/detail-808840.html

到了这里,关于【Synopsys Bug记录】DC综合报错(显示warning:Unable to resolve reference)的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • jetson 最全jetpack5.1安装记录,跟着做就行(含bug报错处理)

    目录 写在前面 背景 1系统前期配置 1.1烧录 1.2 配置环境变量 1.3 使用vnc 1.4 pip换源和安装 1.5 pycharm安装 2 pytorch环境搭建 2.1 安装miniforge建立虚拟环境 2.2 torch,torchvision的安装 2.3 opencv的安装 2.4 安装tensorrt 2.5 安装torch2trt 3 摄像头处理 3.1csi摄像头 3.2 usb摄像头 jetpack5.1使用cuda11和

    2024年02月10日
    浏览(43)
  • 同步和异步、同步复位、异步复位、同步释放(Verilog、Verdi、DC综合)

    数字电路根据逻辑功能的不同特点,可以分成两大类:一类叫做组合逻辑电路,简称组合电路或组合逻辑;另一类叫做时序逻辑电路,简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入,那么该数字电路为组合逻辑电路。 相反,如果数字

    2024年02月11日
    浏览(44)
  • 《综合与Design_Compiler》学习笔记——第一章综合综述 第二章verilog语言结构到门级的映射 第三章 使用DC进行综合

    2023.6.25 2023.6.27 和之前学的芯动力mooc中很多内容相似,这篇整理的逻辑更好些 将RTL代码转换到基于工艺库的门级网表。一般分为如下三个步骤。 (1)逻辑级综合 设计被描述成 布尔等式 的形式,触发器、锁存器这样的基本单元采用元件例化(instantiate)的方式表达出来,下面是

    2024年02月12日
    浏览(56)
  • 记录Bug:idea连接数据库报错DBMS: MySQL (no ver.) Case sensitivity: plain=mixed, delimited=exact [28000][1045]

    报错信息: DBMS: MySQL (no ver.) Case sensitivity: plain=mixed, delimited=exact [28000][1045] Access denied for user \\\'root\\\'@\\\'localhost\\\' (using password: YES). 报错原因: Mysql数据库用户的密码不正确。 解决方法: 修改数据库密码。

    2024年02月03日
    浏览(58)
  • DC-6靶机做题记录

    靶机下载地址: 参考: DC6靶场介绍:https://www.vulnhub.com/entry/dc-6,315/ 靶机:http://www.five86.com/downloads/DC-6.zip DC-6 (1).pdf https://wpscan.com/ 【网安神器篇】——WPScan漏洞扫描工具-CSDN博客 ChatGPT 【DC系列靶机DC6通关讲解】 https://www.bilibili.com/video/BV1eA411U7ox/?share_source=copy_webvd_source=12088c

    2024年01月23日
    浏览(40)
  • DC-5靶机做题记录

    靶机下载地址: 参考: DC5官方地址:https://www.vulnhub.com/entry/dc-5,314/ DC5靶机地址:https://download.vulnhub.com/dc/DC-5.zip DC-5 (1).pdf 【DC系列靶机DC5通关讲解】 https://www.bilibili.com/video/BV1Bj411N74r/?share_source=copy_webvd_source=12088c39299ad03109d9a21304b34fef ChatGPT 描述: 1、导入VMware虚拟机 2、拍摄快

    2024年01月22日
    浏览(41)
  • DC-4靶机刷题记录

    靶机下载地址: 参考: 【【基础向】超详解vulnhub靶场DC-4-爆破+反弹shell+信息收集】 https://www.bilibili.com/video/BV1Le4y1o7Sx/?share_source=copy_webvd_source=12088c39299ad03109d9a21304b34fef http://t.yssmx.com/BOGVr http://t.yssmx.com/tRrgh DC-4 (1).pdf https://c3ting.com/archives/vulnhnbshua-ti-dc-4 https://www.vulnhub.com/entr

    2024年01月20日
    浏览(35)
  • DC-3靶机刷题记录

    靶机下载地址: 参考: https://www.vulnhub.com/entry/dc-32,312/ 官网 DC-3 (1).pdf https://c3ting.com/archives/vulnhnbshua-ti—dc-3 【【基础向】超详解vulnhub靶场DC-3-一靶多打】 https://www.bilibili.com/video/BV11a411d78T/?share_source=copy_webvd_source=12088c39299ad03109d9a21304b34fef ChatGPT 当出现DE 设备 (磁盘/CD-ROM)配置不

    2024年01月20日
    浏览(41)
  • DC-7靶机做题记录

    靶机下载地址: 参考: DC7靶机地址:http://www.five86.com/downloads/DC-7.zip DC7靶场介绍: https://www.vulnhub.com/entry/dc-7,356/ php插件地址:https://ftp.drupal.org/files/projects/php-8.x-1.x-dev.tar.gz 【DC系列靶机DC7通关讲解】 https://www.bilibili.com/video/BV1f8411T7As/?share_source=copy_webvd_source=12088c39299ad03109d9a

    2024年01月22日
    浏览(37)
  • Verilog综合(synthesis)过程中出现 found timing loop.的critical warning

     “found timing loop”概述         found timing loop出现在critical warning警告中,是不可忽略的警告,如果found timing loop不消除,代码最终将无法执行。found timing loop通常是在模块例化过程中将同一模块的input与output直接相连;或者是由于模块中的组合逻辑形成了latch。  “found t

    2024年02月11日
    浏览(43)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包