名称：Quartus智能抢答器Verilog代码远程云端平台
软件：Quartus
语言：Verilog
代码功能：
设计要求 (1)设计语言为Veri1og,硬件开发平台为 Spartan-3E开发板。数码管显示倒计时5秒;每名选手抢到后由数码管显示其得分增加1,一共进行 (2)设计基于FPGA的智能抢答器的设计,要求有四名参赛选手,每次抢答由5轮 (3)采用层次化的设计。
本代码已在远程云端平台验证，远程云端平台如下，其他远程云端平台可以修改管脚适配：
1. 工程文件
2. 程序文件
3. 程序编译
4. RTL图
5. 管脚分配
6. 仿真文件
7. 仿真图
部分代码展示:文章来源：https://www.toymoban.com/news/detail-812608.html
module qiangdaqi( input clk,//1KHz时钟 input rst, input qiangda_1,//抢答者1 input qiangda_2,//抢答者2 input qiangda_3,//抢答者3 input qiangda_4,//抢答者4 input start_key,//开始键 output [3:0] led,//抢答指示灯 output [7:0] SEG1,//数码房段选显示 output [3:0] SEL1, //数码房位选显示 output [7:0] SEG2,//数码房段选显示 output [3:0] SEL2 //数码房位选显示 ); wire [3:0] dis_5seconds;//倒计时5秒 wire [3:0] player_score_1;//1抢答分数 wire [3:0] player_score_2;//2抢答分数 wire [3:0] player_score_3;//3抢答分数 wire [3:0] player_score_4;//4抢答分数 wire [3:0] numbers;//轮数 //抢答控制模块 qiangda_ctrl qiangda_ctrl( . clk(clk),//1KHz时钟 . rst(rst), . qiangda_1(qiangda_1),//抢答者1 . qiangda_2(qiangda_2),//抢答者2 . qiangda_3(qiangda_3),//抢答者3 . qiangda_4(qiangda_4),//抢答者4 . start_key(start_key),//开始键 . led(led),//抢答指示灯 . dis_5seconds(dis_5seconds),//倒计时5秒 . player_score_1(player_score_1),//1抢答分数 . player_score_2(player_score_2),//2抢答分数 . player_score_3(player_score_3),//3抢答分数 . player_score_4(player_score_4),//4抢答分数 . numbers(numbers)//轮数 ); //数码管显示模块 display i_display( . clk(clk),// . dis_5seconds(dis_5seconds),//倒计时5秒 . player_score_1(player_score_1),//1抢答分数 . player_score_2(player_score_2),//2抢答分数 . player_score_3(player_score_3),//3抢答分数 . player_score_4(player_score_4),//4抢答分数 . numbers(numbers),//轮数 . SEG1(SEG1),//数码房段选显示 . SEL1(SEL1), //数码房位选显示 . SEG2(SEG2),//数码房段选显示 . SEL2(SEL2) //数码房位选显示 ); endmodule
源代码
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