这篇具有很好参考价值的文章主要介绍了FPGA中跨时钟域传数据——（1）单bit脉冲。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。
必须在建立时间和保持时间内，数据不变化，否则会产生亚稳态。
在快时钟里面进行数据展宽（增加信号长度）
假如产生亚稳态时，在接收时钟，打两拍，就可以极大减少亚稳态。
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这种情况可以打两拍之后，当做上升沿读取。
这种情况下，我认为可以再把慢时钟信号展宽，再打两拍，再进行上升沿读取。
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