系列文章
数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）
运算符
数据流建模
行为级建模
结构化建模
组合电路的设计和时序电路的设计
有限状态机的定义和分类
期末复习——数字逻辑电路分为哪两类？它们各自的特点是什么？
期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？
期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）
期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？文章来源：https://www.toymoban.com/news/detail-818543.html
module fulladder(a,b,ci,sum,co);
input [7:0]a,b;
input ci;
output [7:0] sum;
output co;
assign {co,sum}=a+b+ci;
endmodule
测试模块示例：文章来源地址https://www.toymoban.com/news/detail-818543.html
module fuadder_tb;
reg[7:0] a,b; //输入信号为reg型
reg ci;
wire[7:0] sum;
wire co; //输出信号为wire型
fulladder U1(a,b,ci,sum,co); //实例化
initial
begin
a=8'b0000_0001, a=8'b0000_0001,ci=0;
#10 a=8'b0000_0010, a=8'b0000_0001;
#10 a=8'b0000_0011, a=8'b0000_0011;
#10 a=8'b0000_0110, a=8'b0000_0011;
#10 a=8'b0000_1010, a=8'b0000_0111;
end
endmodule
到了这里，关于【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！
