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对于GTX/GTH Transceivers IP核接收端数据准确性可以通过rxstatus的状态来确定，当rxstatus的小于4时，rxdata数据为正确值，大于4时，rxdata往往是有错。详见7 Series FPGAs Transceivers Wizard(3.6) datasheet P321.文章来源：https://www.toymoban.com/news/detail-819047.html
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使用Vivado 2018.3 对其他工程可正常综合、仿真。 win10 环境中，vivado 2018.3 版本下，创建工程中使用了 MIG 7 series IP核，Block Design中添加 MIG 7 series IP，作为DDR3 Ram，综合工程时会出现闪退问题。 有个日本大佬，发现是mig的prj文件多3个字节造成的。删去开头的EF BB BF这三个字节就能
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