读书笔记《FPGA之道》第三章-Toy模板网

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前言

接触FPGA有一段时间了，期间也做了一些实践实验，虽然最终也是能做出来，可是接触的越多越觉得自己对于这个方向的基础知识的了解还不够系统，很多地方似懂非懂，看网上的教程也都是为了当前实验服务，这让我心里很是没底。对比我的导师们，我认为那个年代的人学东西都是很系统很详细的，简单来说就是功夫足够扎实。如今因为各种博客、B站视频教程等等，都为我们的学习带来了便利，但与此同时，我们很难再沉下心来认认真真读一本书了，与舍友的沟通也得出了不能光做项目，要多抓底层理论知识的结果。所以，我认为既然选择入行FPGA就应该扎扎实实的去啃基础知识。无意间读到了《FPGA之道》这本书，虽然超级厚，但是作者的笔风幽默，结构清晰，很适合我这种刚入行的读者，在此也向大家推荐此书。

书中前两章讲的基本上就是FPGA的前世今生，和一些数电的基础知识，从第三章开始讲FPGA的结构，所以我的读书笔记也从第三章开始，当然我只是记录一些我认为比较重要的知识点，以便我自己日后回顾，并不能作为书本的代替。

3.1.7 FPGA的原理架构

FPGA基本架构由IOB、CLB和各种连线资源组成。

FPGA的基本逻辑单元是CLB模块（名称不一定唯一（ALM））重点是CLB是什么？

CLB（可编程逻辑功能块）一般包含若干查找表、寄存器、多路选择器，因此FPGA的逻辑表达不是基于SOP表达式而是基于LUT的，这是FPGA和其他可编程器件最大的区别。

CLB之间会有CB（连线盒：将CLB的输入输出接到连线资源中）和SB（开关盒：对水平和竖直连线资源进行切换）来连接，其中，开关盒连接的每一条线都是一个传输管，而这些传输管的导通和关闭都是由编程信息来控制的，又因为编程信息往往在SRAM内，所以FPGA一般就是基于SRAM的，掉电会丢失。下面我们详细看看CLB的构成。

3.3 FPGA内部资源介绍

3.3.1 CLB包含的基本元素

LUT（查找表）

LUT可以有多个输入引脚，但只能有一个输出引脚，LUT的每个存储单位都可以对应逻辑表达式的一个最小项，所以它可以描述任何组合逻辑，有时也可以模仿寄存器行为，但是需要用反馈结构，这在组合逻辑中很危险。

加法器

二进制加法中最重要的是异或操作，虽然LUT可以模拟此功能，但是数据位数一但较大，级联会消耗掉太多资源，也更慢，所以Xilinx采用了专门的异或门，altera采用了专门的全加器。不过LUT可以配合异或门实现超前进位加法器来提升性能。

寄存器

FPGA里全是寄存器，其输出一般会连到附近一个寄存器输入MUX中，通过配置MUX，可以将多个寄存器串联起来实现移位寄存器。

MUX（多路选择器）

两种用法所以分成两类：1、配置MUX，它的选通是在配置FPGA的时候确定，所以它决定了逻辑资源块的功能，2、逻辑MUX，其选通是由此时的内部逻辑决定。简单说，通过用MUX我们可以让逻辑资源块实现各种功能，比如只使用寄存器，只使用组合逻辑，或者都使用。

3.3.2 时钟网络资源

有全局、区域、IP时钟网络资源（一般是一些高速通信接口）

3.3.3 时钟处理单元

PLL（模拟电路原理）和DCM（全数字）

3.3.4 BKOCK RAM

如果有数据要缓存，FPGA里的寄存器资源完全可以，但是太浪费，而且如果数据量不大，再外面搞一个独立的存储芯片又太亏，所以厂商在FPGA芯片中引入了硬件的存储核BLOCK RAM，其应用范围非常广，可以把其配置成同步、异步、单端口、双端口、的RAM\FIFO\ROM，同时还能处理普通LUT难以处理的大容量表格。