平时积累的FPGA知识点（8）-Toy模板网

这篇具有很好参考价值的文章主要介绍了平时积累的FPGA知识点（8）。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

平时积累的FPGA知识点（8）,FPGA,fpga开发,笔记

平时在FPGA群聊等积累的FPGA知识点，第八期：

21 FFT IP核

有遇到过FFT IP核测量频率不准确的问题吗？大部分情况下都是准的，偶尔偏差比较大，IP核输入的数据用matlab计算出的频率是对的。
解释：可能是采样点数不对, 如果采样率是固定的，那只有点数会影响频率了。IP不会自动处理，要根据你给的tlast和 ip设置的一不一致来看。
变换长度参数设置的2048，如果输入的数据长度不够20480，应该不会有输出数据吧？
看IP核说tlast信号是可以不用的啊

22 SERDES IP

跑一个SERDES IP的参考设计的仿真，配置完最后生成的summary中RXUSERCLK是125M。但是仿真出来的结果，RXUSERCLK是156.25M，而不是summary中显示的125M，这是为什么呢？我按照手册上说的RXUSERCLK = 线速率 / 内部数据位宽，确实就是表中的125M。参考设计的仿真会不会有出错的可性能？
图片

解释：可以参考文章：FPGA Xilinx 7系列高速收发器GTX通信
数字硬鉴
于 2020-10-30 16:04:00 发布
原文链接：https://blog.csdn.net/qq_40147893/article/details/109380458

23 有直接把FPGA内部pll输出的单端时钟直接拉到gt口输出的吗

解释：感觉是不行，有反过来的使用方式，gt口的输出，作为pll的输入。如下：MMCM/PLL 的参考时钟输入可以是 IBUFG(CC)即具有时钟能力的 IO 输入、区域时钟 BUFR、全局时钟 BUFG、GT 收发器输出时钟、行时钟 BUFH 以及本地布线（不推荐使用本地布线来驱动时钟资源）。
参考文章：Vivado 下 IP核之 PLL实验
yishuihan-Oliver
已于 2023-06-20 21:31:44 修改
原文链接：https://blog.csdn.net/yishuihanq/article/details/130760772

24 qdma驱动是什么？

解释：使用QDMA的Example工程，该工程可从Github下载，使用的FPGA板卡为浪潮的F37X加速器，运行工程目录下的run.sh执行run.tcl即可完成工程的创建和编译。
qdma驱动是dpdk下高效的驱动之一,主要用于fpga高速板卡数据传输,驱动采用队列(queue)技术把来自pcie的数据通过dma,直接写入预分配的内存块,然后挂到用户层队列。

25 遇到过path的源端或者目的端的情况吗

没找到这个问题对应的现象，猜测应该和时序的报告或者vivado的警告有关。

26 mig中ecc使能

请问mig中ecc使能后 data mask为啥不能选了，它俩冲突是吗
平时积累的FPGA知识点（8）,FPGA,fpga开发,笔记

解释：是的。框里写的 ECC designs ( DDR3 SDRAM, DDR2 SDRAM) will not use Data Mask.
ECC: 数据位宽必须是72位以上才能选择；
Data Mask:数据屏蔽
参考文章：【FPGA】XILINX DDR3的MIG IP核的配置
原地打转的瑞哥
已于 2023-10-08 19:46:33 修改
原文链接：https://blog.csdn.net/weixin_47730622/article/details/126687598