VSCODE-Verilog开发插件/(代码格式化+Verilog文件树显示+一键例化+UCF转XDC+代码错误检查+语法高亮)-Toy模板网

这篇具有很好参考价值的文章主要介绍了VSCODE-Verilog开发插件/(代码格式化+Verilog文件树显示+一键例化+UCF转XDC+代码错误检查+语法高亮)。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

VSCODE插件 verilog-hdl-farmat /FPGA开发插件/Verilog开发插件/Verilog文件树

vscode关于verilog格式对齐的问题,VSCODE 插件,fpga开发

VSCODE插件,可实现功能:

正常顺序转换
可实现序号的从小到大的排列
快捷键：ctrl+shift+p :输入 Convert UCF to XDC NORMAL ORDER 或 Convert UCF to XDC SORT ORDER

进入 Vivado 工程下的 sim_1\\behav\\questa（或者 modelsim）里面运行命令 Convert Modelsim do 则会把 xxx_compile.do, xxx_elaborate.do, xxx_simulate.do 和加入用户自定义配置文件生成一键运行的 tb.do 文件

注意🔴:高亮代码的时候需要切换颜色主题为:深色+
如果出现报错,可您呢个是因为你的VSCODE版本低了,请更新最新版本,本插件除了代码检查需要使用外部环境外,其他不需要额外的配置.代码检查请参考Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的详细配置.
提升🟢:整个插件是为了方便FPGA开发写的插件功能,其中部分功能是参考了插件市场的,部分是自己觉得需要写的功能.如果大家有好的修改意见或者使用问题,请给我留言. 🐧QQ:1391074994 🐧QQ裙: 819816965
如果好用,请记得给个好评😘😘😘.

实现verilog代码格式化功能（变量对齐，逗号对齐，括号对齐）,加入位宽配置功能。功能触发：按下 ctrl+shift+p :输入 verilog。快捷键 CTRL + L;
一件例化功能,例化的代码自动复制到剪切板。功能触发：按下 ctrl+shift+p :输入 Convert_instance。
ucf转xdc文件:
1. 正常顺序转换。功能触发：按下 ctrl+shift+p :输入 Convert UCF to XDC NORMAL ORDER。
2. 可实现序号的从小到大的排列。功能触发：按下 ctrl+shift+p :输入 Convert UCF to XDC SORT ORDER。
语法高功能：ucf,xdc,do,tcl语法高亮，verilog语法高亮，高云.cst语法高亮。
verilog代码常用片段。
verilog代码定义变量悬停显示。
代码错误检查:加入Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的linter(verilog语法检测)功能
vivado仿真文件的快速转换功能 :进入vivado 工程下的sim_1\behav\questa(或者modelsim)里面运行命令Conver Modelsim do 则会把 xxx_compile.do,xxx_elaborate.do,xxx_simulate.do和加入用户自定义配置文件生成一键运行的tb.do 文件.

verilog代码格式化: 按下 ctrl+shift+p :输入 verilog 或者快捷键 CTRL + L;
gif:
加入位宽配置功能:

默认是17 当前面的变量名很长的时候,会出现后面对不齐的情况,可以适当加大整个数值,使之对齐.
例化功能:
可以一键实现当前打开的Verilog文件例化功能,并且复制到剪切板里面,可以之家粘贴.
gif:
ucf转xdc文件:
1. 正常顺序转换 :gif:
2. 序号的从小到大的排列转换:gif:gif
语法高功能：ucf语法高亮，xdc语法高亮，verilog语法高亮，高云.cst语法高亮:
gif:高亮gif
代码片段:支持输入的代码片段: | module | geli | jishuqi | shangshenyan | tb | zhuangtaiji | always | dapai | assign | alwaysposclk | alwaysnegclk | begin | end | initial | case | reg | regarray | regmemory | wire | wirearray | array | parameter | localparam | integer | signed | include | def | ifdef | ifndef | elsif | endif | undef | ts | default_nettype | ternary | if | ifelse | for | while | forever | function | generate |genvar
其中比较常用的部分:module/geli/jishuqi/shangshenyan/tb/zhuangtaiji/always/dapai
gif:
verilog代码定义变量悬停显示:
gif:
代码错误检查:
gif:
tb.do 配置
VIVADO 联合仿真进去modelsim后进入仿真文件夹配置合并生成一键仿真文件.
VIVADO -modelism 仿真生成一键 tb.do
Setting配置项: