vscode开发FPGA(1)---TEROS_HDL插件报错

这篇具有很好参考价值的文章主要介绍了vscode开发FPGA(1)---TEROS_HDL插件报错。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。

一、TerosHDL:modelsim(vlog-66)报错

Error: (vlog-66) Execution of vlib.exe failed

安装teroshdl报错,VSCODE FPGA,vscode,ide,编辑器

解决办法:

1.新建modelsim工程,并随意编译一个.v文件,将产生的work目录复制到modelsim安装路径下。

2.再将vscode设置verilog>linting>modelsim>work的路径指定到此处。

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二、TerosHDL:modelsim(vlog-7)报错

Error: (vlog-7) Failed to open design unit file "XXXXX" in xxxx mode

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解决办法:

指定TerosHD的modelsim安装路径

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至此,我的报错问题已解决。

安装teroshdl报错,VSCODE FPGA,vscode,ide,编辑器文章来源地址https://www.toymoban.com/news/detail-839691.html

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