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FPGA OSERDESE2

8月前 作者：LEEE@FPGA 分类：Toy博客 阅读(30) 违法举报

这篇具有很好参考价值的文章主要介绍了FPGA OSERDESE2。希望对大家有所帮助。如果存在错误或未考虑完全的地方，请大家不吝赐教，您也可以点击"举报违法"按钮提交疑问。

Output Parallel-to-Serial Logic Resources (OSERDESE2)

OSERDESE2 在Xilinx 7 系列器件是一款专用的并行至串行转换器，具有特定的时钟和逻辑资源，旨在促进高速源同步接口的实现。每个OSERDESE2模块都包括一个专用的数据串行器和 3 状态控制。数据和 3 态串行器都可以在 SDR 和 DDR 模式下进行配置。数据序列化最高可达 8：1（如果使用 10：1 和 14：1，则为 14：1 OSERDESE2宽度扩展）。3 态序列化最高可达 14：1。有一个专用的 DDR3 模式来支持高速内存应用。
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Data Parallel-to-Serial Converter

一个OSERDESE2块中的数据并行到串行转换器从结构接收 2 到 8 位并行数据（如果使用 OSERDESE2 Width Expansion，则为 14 位），序列化数据，并通过 OQ 输出将其呈现给 IOB。并行数据从最低阶数据输入引脚串行化到最高阶（即，D1输入引脚上的数据是在OQ引脚上传输的第一个位）。数据并行到串行转换器提供两种模式：单数据速率 （SDR） 和双数据速率 （DDR）。
OSERDESE2使用两个时钟 CLK 和 CLKDIV 进行数据速率转换。CLK是高速串行时钟，CLKDIV是分频并文章来源地址https://www.toymoban.com/news/detail-840973.html

到了这里，关于FPGA OSERDESE2的文章就介绍完了。如果您还想了解更多内容，请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章，希望大家以后多多支持TOY模板网！

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