inout端口是Verilog中一种特殊的端口类型,它可以实现双向的数据传输,既可以作为输入,也可以作为输出。inout端口通常用于实现管脚复用、三态缓冲器、总线驱动等功能。inout端口的使用需要注意以下几个方面:
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inout端口必须声明为wire类型,不能声明为reg类型,因为reg类型的变量不能被多个驱动源赋值,而inout端口可能会有多个驱动源。
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inout端口必须使用assign语句来赋值,不能在always块中赋值,因为always块中的赋值会产生隐式的锁存器,而inout端口需要使用显式的三态门来控制。
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inout端口的赋值必须使用三态表达式,即根据一个控制信号来选择输出一个具体的值或者高阻态。高阻态表示inout端口不输出任何值,而是作为输入使用。三态表达式的一般形式为:assign inout_port = control ? value : 1’bz; 其中control是一个布尔型的控制信号,value是一个具体的值,1’bz表示高阻态。高阻态时,inout 端口用作输入。
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可选的:inout端口作为输入时,必须有一个reg类型的缓冲变量来存储输入的值,不能直接使用inout端口的值。这样可以避免inout端口作为输出时,输出的值影响到输入的电路。缓冲变量的赋值也需要一个控制信号来控制,一般是在always块中使用if语句来实现。
下面是一个使用inout端口的Verilog代码的示例,该代码实现了一个简单的三态缓冲器,可以根据一个使能信号来选择输出一个输入信号或者高阻态。
// 协议解析状态机
module pt_fsm
(
input wire sys_clk , // 系统时钟
input wire sys_rst_n , // 复位信号,低电平有效
input wire data_flag , // 数据有效标志,上升沿有效
input wire rd_en , // 上位机读取回复标志信号,低电平有效
inout wire [7:0] mcu_data , // 输入数据
output reg [31:0] cmd_rcv , // 接收到的一帧命令
output reg cmd_flag , // 命令有效标志。每接收到一帧命令,拉高一个时钟周期
output reg led_out,
output reg [31:0] freq // 要设置的频率
);
// inout 端口用作输入时为高阻态,用作输出时从相应的缓冲寄存器里取值
reg [7:0] mcu_data_reg; // inout 端口用作输出时的缓冲寄存器
reg dir; // dir=1 mcu_data 用于输出。dir=0时,高阻态,mcu_data 用于输入
assign mcu_data = (dir == 1) ? mcu_data_reg : 8'bz;
// -----------------inout 端口 mcu_data 用作输入--------------------------
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1'b0)
begin
state <= IDLE;
packet <= 32'd0;
end
else case(state)
IDLE: if((data_flag_pos == 1'b1) && (mcu_data == 8'h55)) // 收到 0x55, 进入下一个状态
begin
state <= ONE;
packet[31:24] <= mcu_data;
end
else // 没有收到数据,或者收到非 0x55 保持状态不变
state <= IDLE;
ONE: if(data_flag_pos == 1'b1)// 收到任意字节数据,进入下一个状态
begin
state <= TWO;
packet[23:16] <= mcu_data; //保存接收到的数据
end
else
state <= ONE;
TWO: if(data_flag_pos == 1'b1) // 收到任意字节数据,进入下一个状态
begin
state <= THREE;
packet[15:8] <= mcu_data;
end
else
state <= TWO;
THREE: if(data_flag_pos == 1'b1) // 收到任意字节数据,进入下一个状态
begin
state <= FOUR;
packet[7:0] <= mcu_data;
end
else
state <= THREE;
FOUR: state <= IDLE; // 直接进入空闲状态,不做任何操作, 该状态只维持一个时钟周期
default: state <= IDLE;
endcase
// ---------------inout 端口 mcu_data 用作输出--------------------------
// 对输出数据进行赋值
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1'b0)
mcu_data_reg <= 8'h00;
else if(rd_ne == 1'b1)
case(res_cnt) // 根据情况,回复相应数据
4'd0: mcu_data_reg <= cmd_rcv[31:24];
4'd1: mcu_data_reg <= cmd_rcv[23:16];
4'd2: mcu_data_reg <= cmd_rcv[16:8];
4'd3: mcu_data_reg <= cmd_rcv[7:0];
endcase
inout 端口仿真时和使用类似,首先,我们需要将inout端口声明为wire型,例化的时候与设计文件连接,其次,我们要分别模拟input和output的行为,读取的时间高阻态,发送的时间有相对应的值。下面是仿真代码:
`timescale 1ns/1ns
module tb_dds_ctrl();
// 模拟产生三路信号
reg sys_clk;
reg sys_rst_n;
reg [3:0] wave_sel;
reg wr; // 写使能,高电平有效
reg rd_en; // 写使能,低电平有效
wire [7:0] dac_data;
wire led_out;
//因此我们没有办法在testbench中将其声明为inout端口,为了在testbench中体现inout,
//首先,我们需要将inout端口声明为wire型,例化的时候与设计文件连接,
//其次,我们要分别模拟input和output的行为,读取的时间高阻态,发送的时间有相对应的值,
wire [7:0] mcu_data; // bidirectional signal from DUT
reg [7:0] mcu_data_drive; // locally driven value
reg dir;
assign mcu_data = (dir == 1'b1) ? mcu_data_drive : 8'hZZ;
initial
begin
dir = 1'b1;
sys_clk = 1'b1;
sys_rst_n = 1'b0;
wave_sel = 4'b0000;
rd_en = 1'b1; // 拉高读信号,禁止读
wr = 1'b0; // 拉低写信号,禁止写
//mcu_data_drive <= 8'h34;
mcu_data_drive = 8'b0;
#200 // 等待200个时间单位
sys_rst_n = 1'b1; // 复位信号拉高
#20
wave_sel = 4'b0001; // 应该输出正弦波
/* #8000000
wave_sel <= 4'b0010; // 方波信号
#8000000
wave_sel <= 4'b0100; // 三角信号
#8000000
wave_sel <= 4'b1000; // 锯齿波信号
#8000000
wave_sel <= 4'b0000; // 最后信号回到初始值 */
#100
wr = 1'b0; // 先拉低,因为高电平有效
#20
mcu_data_drive = 8'h55;
#20
wr = 1'b1; // 拉高写使能
#20
wr = 1'b0;
#20
mcu_data_drive = 8'h01; // 发送第二个字节
#20
wr = 1'b1; // 拉高写使能
#20
wr = 1'b0;
#20
mcu_data_drive = 8'h86; // 发送第三个字节
#20
wr = 1'b1; // 拉高写使能
#20
wr = 1'b0;
#20
mcu_data_drive = 8'ha0; // 发送第四个字节
#20
wr = 1'b1; // 拉高写使能
#20
wr = 1'b0;
//---------------------下面模拟接收
#20
dir = 1'b0; // 方向改为输出
#100 // 模拟上位机开始读取回复
rd_en = 1'b0;
#30
rd_en = 1'b1; // 拉高使能信号
#20 // 读取第二个字节
rd_en = 1'b0;
#20
rd_en = 1'b1;
#20 // 读取第三个字节
rd_en = 1'b0;
#20
rd_en = 1'b1;
#20 // 读取第四个字节
rd_en = 1'b0;
#20
rd_en = 1'b1;
#20
dir = 1'b1; // 方向改为输入
// 在发送一个字节的数据,看看 inout 变量 mcu_data 接收是否正常
#20
mcu_data_drive = 8'h55;
#20
wr = 1'b1; // 拉高写使能
#20
wr = 1'b0;
end
// 模拟产生 50MHz 是时钟信号
always #10 sys_clk = ~sys_clk;
// 实例化要仿真的模块
dds_ctrl dds_ctrl_inst
(
.sys_clk (sys_clk), // 系统时钟
.sys_rst_n (sys_rst_n), // 复位信号
.wave_sel (wave_sel), // 波形选择信号
.wr (wr),
.rd_en (rd_en),
.mcu_data (mcu_data), // inout 型端口
.led_out (led_out),
.dac_data (dac_data) // 输出信号
);
endmodule
下面是仿真波形:
需要注意的时,同一个 inout 端口信号,只能在一个模块文件中使用,不能在多个仿真文件中使用,否则会出现仿真错误。这也导致一个问题,就是接收和发送不能分开处理,导致模块臃肿。
加作者薇信:jiyuyun18, 交流电子技术
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