FPGA中有符号数的相乘

这篇具有很好参考价值的文章主要介绍了FPGA中有符号数的相乘。希望对大家有所帮助。如果存在错误或未考虑完全的地方,请大家不吝赐教,您也可以点击"举报违法"按钮提交疑问。


⭐️作者简介:小瑞同学,主要学习FPGA、信号处理、通信等。
🍎个人主页:小瑞同学的博客主页
🌻个人信条:越努力,越幸运!
⏰日期:2023.10.23
📖文章内容概述:介绍了两个有符号数相乘在硬件中的实现原理,给出了verilog参考程序和相应的testbench代码,进行了简单分析。


连载系列:

  • FPGA中有符号数的相乘
  • FPGA中乘法器的流水线实现
  • Vivado(复数)乘法器IP核的使用

1.硬件实现乘法器原理

📄在数字电路中,各种逻辑功能的实现都是由与、或、非等基本逻辑组成,而像乘除这种复杂运算在硬件电路中是没有办法直接实现的。
📄虽然在Veilog中存在 * 运算符,但使用乘号来实现乘法表达式时,在综合时其依旧会被映射成一个乘法器,而且其具体构造未知。

下面我们就来简述一下硬件中实现乘法的原理,以3*5为例:

                        0 1 1            (3) -----> 被乘数
                     x  1 0 1            (5) -----> 乘数
                       ————————
                        0 1 1
                      0 0 0
                    0 1 1
                  ——————————————
                    0 1 1 1 1            (15)-----> 积

📄硬件中乘法需要通过二进制数进行运算。可以看到,实际上积是由被乘数按照乘数进行移位累加所得,对应于实际电路中的移位寄存器和加法器。移位的次数取决于乘数的位宽,所以输入数据时最好将位宽小的数据作为乘数,可以减少运算时间。

2.Verilog实现两个有符号数相乘

2.1 设计思想

📄对于无符号数,我们直接进行对应位的移位累加即可;
📄而对于有符号数,其最高位表示符号位,需要先将符号提取出来进行判断。如果是异号,最终结果为负;如果是同号,最终结果为正。

📄而且在移位累加前,对于负数,需要先求其绝对值:

负数在数字电路中以其补码的形式存在,求其原码并提取数值位就得到了绝对值。
求原码的方法为:求补码的补码,具体方法就是符号位不动,数值位取反加1。
例如:对于有符号数-3,其补码为1 01,符号位1保持不变,数值位01取反加一得11,最后得到其原码为1 11。

📄中间过程都是针对数值位的操作,移位累加后再将符号位拼接回来。若最后结果是负数,为了便于观察,需要再求其补码。

PS:还有一种方法是两个N bit有符号数相乘时,先将两数进行符号位扩展为2 N bit,再进行移位相加,最后截断高N bit,保留低N bit,即为所得结果。

明晰设计思想后,下面就开始进行程序设计。

2.2 程序设计

首先贴出代码:

module multiply
    #(parameter N=5,
      parameter M=4)//N>=M
     (
      input                 clk             ,//输入时钟
      input                 rstn            ,//复位信号     
      input         [N-1:0] multiplicand    ,//被乘数
      input         [M-1:0] multiplier      ,//乘数
      input                 mult_en         ,//输入使能信号
      output        [M+N-1:0] result        ,//最后结果
      output reg            mult_end        //结束标志信号
      );

reg [M-1:0] cnt;//运算周期计数器
reg sign;//符号位
reg [M+N-1:0] result_temp;//中间结果
reg [M+N-1:0] result_r;//最终结果
//移位数据缓存
reg [M-2:0] multiplier_r;
reg [M+N-2:0] multiplicand_r;

//计数
always@(posedge clk or negedge rstn)begin
    if(!rstn)begin
        cnt<='b0;
    end
    else if(cnt==M+1)begin
        cnt<=0;
    end
    else begin
        cnt<=cnt+1'b1;
    end    
end
//确定最终结果的符号
always @(posedge clk or negedge rstn)begin
    if(!rstn)begin
        sign<='b0;
    end
    else begin
        sign<=multiplicand[N-1]^multiplier[M-1] ? 1:0;
    end
end
//乘法实现主要过程
always@(posedge clk or negedge rstn)begin
    if(!rstn)begin
        result_temp<='b0;
        multiplier_r<='b0;
        multiplicand_r<='b0;
    end
    //得到原码
    else if(mult_en&&cnt==0)begin
        multiplicand_r<=multiplicand[N-1] ? {{multiplicand[N-1]},~multiplicand[N-2:0]+1}:multiplicand;
        multiplier_r<=multiplier[M-1] ? {{multiplier[M-1]},~multiplier[M-2:0]+1}:multiplier;
    end
    //初始化
    else if(cnt==1)begin
       result_temp<=multiplier_r[0] ? {{(M){1'b0}},multiplicand_r[N-2:0]} : 0;    
       multiplicand_r<={{(M){1'b0}},multiplicand_r[N-2:0]}<<1;
       multiplier_r<=multiplier_r[M-2:0]>>1; 
    end
    //移位相加
    else if(cnt>1&&cnt<=M)begin               
        multiplicand_r<=multiplicand_r<<1;
        multiplier_r<=multiplier_r>>1;
        result_temp<=multiplier_r[0] ? result_temp+multiplicand_r : result_temp;
    end
    else begin
        result_temp<='b0;
        multiplier_r<='b0;
        multiplicand_r<='b0;
    end    
end

//最终结果赋值输出并产生结束标志信号
always@(posedge clk or negedge rstn)begin
    if(!rstn)begin
        mult_end<=1'b0;
        result_r<='b0;
    end
    else if(cnt==M+1)begin
        mult_end<=1'b1;
        result_r<=sign ? {1'b1,~result_temp[M+N-2:0]+1}:result_temp;
    end
    else begin
        mult_end<=1'b0;
        result_r<='b0;
    end    
end

assign result=result_r;

endmodule

各语句的主要功能已在注释中给出,下面进行简要说明:

  • 计数器cnt用来控制运算的过程:
  • cnt为0时,对有符号数进行处理,得到其原码;
  • cnt为1时,中间结果寄存器赋初值,将输入的运算数据高位补零,并进行第一次移位;
  • 1<cnt<=M时,进行移位相加
  • cnt==M+1时,对中间结果进行处理,得到最终结果,并产生结束标志

注:补零操作是必须的,否则移位得到的数据会不正确!

2.3 仿真验证

首先贴出tb文件的代码:

`timescale 1ns / 1ps

module test_tb();
//参数定义
parameter M=multiply.M;
parameter N=multiply.N;
parameter CYCLE_50MHz=20;
//信号声明
reg clk;
reg rstn;
reg [M-1:0] multiplier;
reg [N-1:0] multiplicand;
reg mult_en;
wire [M+N-1:0] result;
wire mult_end;
//50MHz时钟
initial begin
    clk=0;
    forever begin
        #(CYCLE_50MHz/2) clk=~clk;
    end
end
//复位
initial begin
    rstn=1'b0;
    #1;
    rstn=1'b1;
end
//激励产生
initial begin      
    mult_en=1'b0;  
    #1;
    mult_en=1'b1;
    #1;
    multiplicand=-2;
    multiplier=3;   
    @(posedge mult_end);
    multiplicand=14;
    multiplier=6;
    @(posedge mult_end);
    multiplicand=12;
    multiplier=-4;  
    @(posedge mult_end);
    multiplicand=-11;
    multiplier=-7;   
end
//模块例化
multiply multiply_u(
      . clk           (clk)  ,
      . rstn          (rstn)  ,
      . multiplier    (multiplier)  ,
      . multiplicand  (multiplicand)  ,
      . mult_en       (mult_en)  ,
      . result        (result)  ,
      . mult_end      (mult_end)
      );
      
//停止仿真
always begin
    #100;
    if($time>=500)begin
    $display("Data calculation is OK!");
    $finish;
    end
end

endmodule


时钟周期设置为20ns,输入的测试数据格式按照- +,+ +,+ -,- -的顺序。

注:输入数据的大小不可以超过对应位宽所能表示的最大数值!

|multiplicand|<= 2 N − 1 − 1 2^{N-1} - 1 2N11,|multiplier|<= 2 M − 1 − 1 2^{M-1}-1 2M11

仿真结果如图:

用硬件电路搭建一个乘法器的过程,# FPGA开发,fpga开发

📄可以看出,运算结果正确,而且是每M+1个周期产生一个运算结果,这是因为我们在程序中多花了一个周期来求原码。
📄该方法实现的乘法器效率较低,下篇文章将介绍一种更高效的实现方法——流水线。


❤️如果觉得文章对你有所帮助的话,别忘了点个收藏哦~
❤️更多优质内容可浏览本人主页👇,期待再次与你相遇!
🎉🎉🎉🎉🎉🎉小瑞同学的博客主页🎉🎉🎉🎉🎉🎉文章来源地址https://www.toymoban.com/news/detail-861142.html

到了这里,关于FPGA中有符号数的相乘的文章就介绍完了。如果您还想了解更多内容,请在右上角搜索TOY模板网以前的文章或继续浏览下面的相关文章,希望大家以后多多支持TOY模板网!

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处: 如若内容造成侵权/违法违规/事实不符,请点击违法举报进行投诉反馈,一经查实,立即删除!

领支付宝红包 赞助服务器费用

相关文章

  • 【计算机组成原理·笔记】有符号数和无符号数

    有符号数对比无符号数要留出一位来表示符号。 机器数:符号数字化 带 + - 号的数字 0正1负,符号位和数值位用 , 号相隔 注意: [ + 0 ] 原 ≠ [ − 0 ] 原 [+0]_原 ne [-0]_原 [ + 0 ] 原 ​  = [ − 0 ] 原 ​ 补数 :绝对值之和为模的两数互补 一正一负 正数补数即自身 补码 :原码的

    2024年02月08日
    浏览(50)
  • 基于FPGA的音乐播放器硬件电路设计

    基于FPGA的音乐播放器硬件电路设计 随着嵌入式系统技术的不断发展,音乐播放器作为一种便携式设备得到了广泛的应用。本文将介绍一种基于FPGA(Field Programmable Gate Array)的音乐播放器硬件电路设计方案,该方案可以实现高质量的音频播放和文件存储功能。 系统概述 基于

    2024年02月02日
    浏览(64)
  • 数字电路硬件设计系列(六)之FPGA配置引脚的设计

    不同的FPGA种类,配置的方式可能有稍许的差别。此处我们主要以7系列中 XC7A200TFBG676 为例,讲解FPGA的主要配置引脚。 工具制程工艺的不同,FPGA主要可以分为16nm、20nm、28nm。不停的制程工艺下,有不同的产品,详细将下: 在FPGA的设计过程中,将FPGA的IO口划分为不同的BANK,常见

    2024年02月06日
    浏览(66)
  • 电子技术课程设计基于FPGA的音乐硬件演奏电路的设计与实现

    【ChatGPT】前些天发现了一个巨牛的人工智能学习电子书,通俗易懂,风趣幽默,无广告,忍不住分享一下给大家。(点击查看学习资料) wx供重浩:创享日记 对话框发送:乐曲电路 免费获取完整无水印论文报告(包含电路图) 1、课程设计题目 设计一个乐曲演奏电路,能够

    2024年02月05日
    浏览(62)
  • e[2333333, 23333333] 中有多少个正整数 可以被分解为 12 个质数相乘?

    任何一个大于 1 的正整数都能被分解为若干个质数相乘, 比如 28=2 times 2 times 728=2×2×7 被分解为了三个质数相乘。请问在区间 [2333333, 23333333] 中有多少个正整数 可以被分解为 12 个质数相乘? 答案提交 这是一道结果填空的题,你只需要算出结果后提交即可。本题的结果为一

    2023年04月08日
    浏览(42)
  • 全定制FPGA硬件电路设计实现最大公约数求取算法(Quartus II)

    目录 一、设计需求 二、设计工具及版本 三、设计原理及结构方案 四、电路设计描述 1. 32位D触发器 2. 32位多路选择器 3. 32位减法器 4. 32位求余电路 5. GCDOUT信号产生电路 6. DONE_L信号产生电路 五、仿真激励设计方案及电路仿真结构 六、设计总结 当前,FPGA设计在很多场合得到

    2024年02月20日
    浏览(48)
  • 基于FPGA的相控阵雷达波束控制系统设计(3)第3章子阵运算处理模块硬件电路设计

    第3章子阵运算处理模块硬件电路设计 确定使用查表法实现波控系统方案以后,需要对它的硬件电路进行设计。波控系统的硬件电路主要由波控主机和子阵模块两部分组成。 波控主机在一般情况下都会使用通用成熟的模块,不需要我们进行设计。子阵模块的硬件电路的设计是

    2024年01月17日
    浏览(55)
  • FPGA面试题【Verilog实现一个2位带进位全加器,画出门级电路】

    目录 题目 核心思路 答案 FPGA全貌 Verilog实现一个2位带进位全加器,画出门级电路 思路见代码注释   第1节 什么是 FPGA FPGA 的全称为 Field-Programmable Gate Array,即现场可编程门阵列。 FPGA 是在 PAL、 GAL、 CPLD 等可编程器件的基础上进一步发展的产物, 是作为专用集成电路( ASI

    2024年02月08日
    浏览(50)
  • 【FPGA】时序逻辑电路——基于计数器实现一个以1秒频率闪烁的LED灯

    1 D触发器 分析: 特性:输出端Q只在CK处于上升沿的时候变化 图中波形的形成过程: 当D处于高电平时,CK未处于上升沿时,Q仍处于低电平 当CK来到上升沿,Q需要根据D发生变化,由于D是高电平,所以Q要从低电平变化成高电平 D从高电平变化成低电平,但是此时CK未来到上升沿

    2024年02月09日
    浏览(43)
  • 硬件电路设计----DC-DC电路

    文章目录 一、 概念及特点 二、分类 三、设计技巧及主要技术参数选用要求 四、器件选型一般原则 五、 外围器件选择的要求 六 、PCB设计要求 大家好,我是致力于在硬件设计创出一片天地的新手小白:陌白 电子产品中,总是可见DC-DC的身影,今天分享DC-DC的相关知识点。

    2024年02月09日
    浏览(46)

觉得文章有用就打赏一下文章作者

支付宝扫一扫打赏

博客赞助

微信扫一扫打赏

请作者喝杯咖啡吧~博客赞助

支付宝扫一扫领取红包,优惠每天领

二维码1

领取红包

二维码2

领红包